CN103985675A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN103985675A
CN103985675A CN201410037891.8A CN201410037891A CN103985675A CN 103985675 A CN103985675 A CN 103985675A CN 201410037891 A CN201410037891 A CN 201410037891A CN 103985675 A CN103985675 A CN 103985675A
Authority
CN
China
Prior art keywords
pin
semiconductor device
island
recess
insulative resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410037891.8A
Other languages
English (en)
Other versions
CN103985675B (zh
Inventor
吉野朋之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dynafine Semiconductor Co ltd
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN103985675A publication Critical patent/CN103985675A/zh
Application granted granted Critical
Publication of CN103985675B publication Critical patent/CN103985675B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明提供半导体装置,其课题是提高半导体封装的安装性。通过在安装半导体芯片的岛与相对的引脚之间的绝缘性树脂中设置凹部,防止印刷在电路基板上的焊锡与绝缘性树脂的接触,使焊锡熔化时的自动对准性提高,有效接合面积增加。

Description

半导体装置
技术领域
本发明涉及树脂密封的半导体装置。更详细地说涉及具有使得用于与电路基板连接的引脚以及安装半导体芯片的岛从模塑树脂露出的构造的半导体装置。
背景技术
以便携设备为代表,各种电子设备都在向薄型化、小型化、轻量化的方向发展。安装于这些电子设备上的半导体封装也需要薄型、小型。为了使半导体封装变得薄型、小型,现有的翅型的半导体封装无法应对,所以引脚端面平坦,半导体封装的底面和引脚底面为同一面的所谓平坦封装是有效的。
平坦封装的基本构造是使得用于与电路基板连接的引脚从安装到电路基板上的面即封装背面露出。另外,岛包括从封装的背面露出岛和不露出的岛这两种。因为引脚底面和封装底面是平坦的,所以在向电路基板进行锡焊安装时,焊锡与引脚底面以及封装底面的模塑树脂接触。
图18示出现有的半导体封装。引脚1的底面、模塑树脂6的底面以及岛3的底面存在于同一面上。
在专利文献1、2中记载了平坦封装的基本构造。
专利文献1:日本特开2000-299400号公报
专利文献2:日本特开2009-060093号公报
但是,在现有的构造中具有这样的问题:在安装到电路基板时,印刷在电路基板上的焊锡与模塑树脂底面接触,使得在焊锡熔化时自动校正半导体封装的位置偏差的自动对准(self alignment)性降低。当电路基板与半导体封装的接合对准发生偏差时,半导体封装的引脚与电路基板上的焊锡的有效接合面积减少,安装强度降低。
发明内容
本发明是为了解决这样的现有构造具有的问题而完成的,其目的是提高在电路基板上的自动对准性,进一步提高焊锡接合力。
为了提高作为上述课题的自动对准性,使在半导体封装背面露出的引脚比半导体封装的模塑树脂底面低一层,避免焊锡与模塑树脂接触。
另外,当无法在引脚与模塑树脂底面设置阶梯差时,在从半导体封装底面露出的引脚周围的模塑树脂上形成凹部。
此外,在使岛从半导体封装背面露出的类型的封装中,通过在岛露出部周围的模塑树脂上也形成凹部,进一步提高自动对准性。
通过在半导体封装背面散热板上形成凹部,增大与焊锡的接合面积,来提高半导体封装与电路基板的焊锡安装强度。
发明的效果
通过实施本发明,在将半导体封装安装到电路基板时,自动对准容易见效,能够降低由于半导体封装的安装位置偏差而引起的安装不良。尤其在使半导体封装的岛露出的类型中,通过在散热板周边的模塑树脂上形成凹部,进一步提高自动对准性。另外,通过在散热板上也形成凹部,能够增加与焊锡的接合面积,提高安装强度。
附图说明
图1是本发明第一实施例的半导体装置的剖视图。
图2是本发明第一实施例的半导体装置的背面图。
图3是本发明第二实施例的半导体装置的剖视图。
图4是本发明第二实施例的半导体装置的背面图。
图5是本发明第三实施例的半导体装置的剖视图。
图6是本发明第三实施例的半导体装置的背面图。
图7是本发明第四实施例的半导体装置的背面图。
图8是本发明第五实施例的半导体装置的剖视图。
图9是本发明第五实施例的半导体装置的背面图。
图10是本发明第六实施例的半导体装置的剖视图。
图11是本发明第七实施例的半导体装置的剖视图。
图12是本发明第七实施例的半导体装置的背面图。
图13是本发明第八实施例的半导体装置的剖视图。
图14是本发明第九实施例的半导体装置的剖视图。
图15是本发明第十实施例的半导体装置的背面图。
图16是本发明第十一实施例的半导体装置的背面图。
图17是本发明第十二实施例的半导体装置的背面图。
图18是现有的半导体装置的剖视图。
标号说明
1引脚;2岛背面凹部;3岛;4半导体芯片;5引线;6模塑树脂;7模塑树脂凹部;8下层引脚;11引脚的外侧面;12引脚的内侧面。
具体实施方式
以下参照附图来详细地说明本发明的实施例。
[实施例1]
图1是本发明第一实施例的半导体装置剖视图。利用粘结剂等在岛3上安装半导体芯片4,半导体芯片4表面的电极通过引线5与多个引脚1连接,半导体芯片4、引线5、岛3和引脚1被作为绝缘性树脂的模塑树脂6密封。引脚1和岛3相离并通过模塑树脂6进行绝缘。这里,岛3的底面、引脚1的底面、相对于模塑树脂6的侧面位于外侧的引脚1的侧面即外侧面11、位于模塑树脂6的底面下方的引脚1的侧面即内侧面12的下侧一部分从模塑树脂6露出。引脚1的底面与岛3的底面不是同一面,以引脚1的底面相对于岛3的底面朝电路基板的安装面侧低一层的方式形成有阶梯差(standoff)。因此,引脚1的内侧面的一部分从模塑树脂露出。
通过这样地形成阶梯差,在接合印刷到电路基板上的焊锡与半导体封装时,引脚1与电路基板接合,岛3以及岛周围的模塑树脂与电路基板相离,焊锡不会蔓延到半导体装置的引脚1以外的区域,自动对准性提高,有效接合面积增加,从而能够提高安装强度。该阶梯差量为0.01mm~0.05mm左右时具有效果。
图2是从引脚底面侧观察图1所示的半导体装置的图。岛3与岛周围的模塑树脂6是同一面,与其相对,引脚1是朝纸面外侧方向凸出的凸构造。换言之,岛3以及模塑树脂6的底面在纸面内侧方向上为凹构造。
[实施例2]
图3是本发明第二实施例的半导体装置的剖视图,是引脚平坦类型的实施例。图3与图1同样是露出岛3的类型的半导体封装。如图3所示,在与引脚1邻接的部分的模塑树脂6中形成凹部7,位于模塑树脂6的底面下方的引脚1的侧面即内侧面的下侧一部分露出。岛3以及岛附近的模塑树脂6的底面与引脚1的底面是同一面。这样,既能够确保自动对准性,也能够确保从岛3向电路基板的散热性。该凹部的阶梯差量为0.01mm~0.05mm左右时具有效果。
图4是从底面侧观察图3的半导体封装的图。
如图4所示,可通过沿着引脚1的周边在模塑树脂6中形成“字形”的凹部7,针对印刷在电路基板上的焊锡的平面偏差(X方向、Y方向)表现出自动对准效果。
[实施例3]
图5是本发明第三实施例的半导体装置的剖视图,是使图3所示的凹部7扩展到岛3的图。图6是从背面观察图5所示的半导体封装的图。模塑树脂6的凹部7连续扩展到岛3的周围,而不仅仅是在引脚1的内侧面的周围。岛3的侧面的一部分也从模塑树脂露出。在图6中存在位于图中上下的、模塑树脂6的底面沿着半导体封装的上下边缘朝纸面外侧方向凸出的部分,凸出部分形成了与岛3、引脚1的底面同一的底面。
[实施例4]
图7是本发明第四实施例的半导体装置的背面图,在引脚1的内侧面的周围与岛3的周围分别设置有凹部。图7所示的半导体封装更有利于小型化。如果使半导体封装小型化,则引脚1与岛3的距离变小,所以能够通过在引脚与岛之间将模塑树脂保留成凸状,防止电路基板安装时的焊锡短路。
[实施例5]
图8是本发明第五实施例的半导体装置的剖视图,在图3所示的半导体装置的岛3的背面(底面)内部设置有凹部2。通过这样地形成凹部2,增加岛3的背面的表面积,所以与焊锡的有效接触面积增加,焊锡接合强度提高。在该凹部的阶梯差量为0.01mm~0.05mm左右时具有效果。
图9是从背面观察图8所示的半导体封装的图。
[实施例6]
图10是本发明第六实施例的半导体装置的剖视图,是将图8的模塑树脂的凹部7扩展到岛3的类型。
[实施例7]
图11是本发明第七实施例的半导体装置的剖视图,是岛3没有从半导体封装背面露出的类型,是在与引脚1邻接的部分的模塑树脂6中形成有凹部7的结构。
图12是图11所示的半导体装置的背面图。
[实施例8]
图13是本发明第八实施例的半导体装置的剖视图,使预先延伸的外部引脚的中间部弯折,重合上层引脚与下层引脚8而成为两层引脚。因此,两层引脚是在外端部上下接合的构造。通过形成这样的构造,可在下层引脚8的底面与岛3的底面形成与引脚厚度相当的阶梯差(standoff),自动对准性提高,有效接合面积增加,从而能够提高安装强度。下层引脚的侧面全部露出。此时的阶梯差量由引脚的厚度决定,是0.01mm~0.1mm左右。另外,这里图示了两层引脚的例子,但也可以是三层以上重叠的引脚构造。
[实施例9]
图14是本发明第九实施例的半导体装置的剖视图,是与图13所示的半导体封装类似的图,是使岛3不从模塑树脂6露出的类型。
[实施例10]
图15是本发明第十实施例的半导体装置的背面图,是使图4变形后的图,在引脚之间未形成引脚周边的凹部7,仅在朝向岛的方向上形成该凹部。这是应对引脚为窄间距的情况的构造。
[实施例11]
图16是本发明第十一实施例的半导体装置的背面图,相对于在图15中图示的实施例,与岛的外周邻接地形成凹部7。
[实施例12]
图17是本发明第十二实施例的半导体装置的背面图,其结构是以图12图示的实施例为基础,在引脚之间未形成凹部,仅在朝向被模塑树脂覆盖的岛的方向上形成凹部7。

Claims (12)

1.一种半导体装置,其包括:
半导体芯片,其安装于岛上;
引脚,其与所述岛相离地配置,经由引线与所述半导体芯片连接;以及
绝缘性树脂,其密封所述岛、所述半导体芯片、所述引线和所述引脚,
该半导体装置是使所述引脚的底面从所述绝缘性树脂露出的引脚平坦型的半导体装置,其特征在于,
通过在所述绝缘性树脂的与所述引脚邻接的部分形成的第一凹部,使所述引脚的侧面露出,该侧面是位于所述绝缘性树脂的底面下方的内侧面。
2.根据权利要求1所述的半导体装置,其特征在于,
所述第一凹部设置在所述引脚与所述岛相对的区域。
3.根据权利要求2所述的半导体装置,其特征在于,
所述第一凹部还设置在相邻的引脚之间。
4.根据权利要求3所述的半导体装置,其特征在于,
所述第一凹部还设置在与所述岛的周围邻接的绝缘性树脂中。
5.根据权利要求4所述的半导体装置,其特征在于,
形成在与所述引脚邻接的部分处的第一凹部和设置在与所述岛的周围邻接的绝缘性树脂中的第一凹部由连续的凹部形成。
6.根据权利要求4所述的半导体装置,其特征在于,
形成在与所述引脚邻接的部分处的第一凹部和设置在与所述岛的周围邻接的绝缘性树脂中的第一凹部由分离的凹部形成。
7.根据权利要求1所述的半导体装置,其特征在于,
在从所述绝缘性树脂露出的所述岛的背面设置有第二凹部。
8.根据权利要求7所述的半导体装置,其特征在于,
所述第一凹部或所述第二凹部的深度是0.01mm至0.05mm。
9.一种半导体装置,其包括:
半导体芯片,其安装于岛上;
引脚,其与所述岛相离地配置,经由引线与所述半导体芯片连接;以及
绝缘性树脂,其密封所述岛、所述半导体芯片、所述引线和所述引脚,
该半导体装置是使所述引脚的底面从所述绝缘性树脂露出的引脚平坦型的半导体装置,其特征在于,
所述引脚被弯曲而具有上层引脚以及重叠在所述上层引脚下方的下层引脚,所述下层引脚的侧面从绝缘性树脂露出。
10.根据权利要求9所述的半导体装置,其特征在于,
重叠有多层的所述下层引脚。
11.一种半导体装置,其包括:
半导体芯片,其安装于岛上;
引脚,其与所述岛分离地配置,经由引线与所述半导体芯片连接;以及
绝缘性树脂,其密封所述岛、所述半导体芯片、所述引线和所述引脚,
该半导体装置是使所述引脚的底面从所述绝缘性树脂露出的引脚平坦型的半导体装置,其特征在于,
与所述岛相比,所述引脚在安装的电路基板侧成为凸状。
12.根据权利要求11所述的半导体装置,其特征在于,
所述凸部的阶梯差是0.01mm至0.05mm。
CN201410037891.8A 2013-02-07 2014-01-26 半导体装置 Expired - Fee Related CN103985675B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013022649A JP6092645B2 (ja) 2013-02-07 2013-02-07 半導体装置
JP2013-022649 2013-02-07

Publications (2)

Publication Number Publication Date
CN103985675A true CN103985675A (zh) 2014-08-13
CN103985675B CN103985675B (zh) 2018-05-01

Family

ID=51258611

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410037891.8A Expired - Fee Related CN103985675B (zh) 2013-02-07 2014-01-26 半导体装置

Country Status (5)

Country Link
US (1) US9397026B2 (zh)
JP (1) JP6092645B2 (zh)
KR (1) KR102145167B1 (zh)
CN (1) CN103985675B (zh)
TW (1) TWI588948B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITTO20120854A1 (it) * 2012-09-28 2014-03-29 Stmicroelectronics Malta Ltd Contenitore a montaggio superficiale perfezionato per un dispositivo integrato a semiconduttori, relativo assemblaggio e procedimento di fabbricazione
JP6357371B2 (ja) * 2014-07-09 2018-07-11 新光電気工業株式会社 リードフレーム、半導体装置及びリードフレームの製造方法
JP6494465B2 (ja) * 2015-08-03 2019-04-03 エイブリック株式会社 半導体装置の製造方法
JP7484770B2 (ja) * 2021-02-26 2024-05-16 三菱電機株式会社 半導体パッケージ
JP2023036447A (ja) * 2021-09-02 2023-03-14 新電元工業株式会社 リードフレーム一体型基板、半導体装置、リードフレーム一体型基板の製造方法、及び半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886404A (en) * 1996-06-18 1999-03-23 Lg Semicon Co., Ltd. Bottom lead semiconductor package having folded leads
JP2000332162A (ja) * 1999-05-18 2000-11-30 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP2002203936A (ja) * 2001-01-04 2002-07-19 Yoshikawa Kogyo Co Ltd ノンリード・プラスチック半導体パッケージ構造
JP2008270661A (ja) * 2007-04-24 2008-11-06 Mitsui High Tec Inc リードフレームおよびリードフレームの製造方法ならびに半導体装置および半導体装置の製造方法
CN101393900A (zh) * 2007-09-20 2009-03-25 株式会社瑞萨科技 半导体器件及其制造方法
US20120018865A1 (en) * 2010-07-20 2012-01-26 Zigmund Ramirez Camacho Integrated circuit packaging system with island terminals and embedded paddle and method of manufacture thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4827611A (en) * 1988-03-28 1989-05-09 Control Data Corporation Compliant S-leads for chip carriers
JP2521518B2 (ja) * 1988-06-30 1996-08-07 松下電子工業株式会社 半導体集積回路パッケ―ジ
KR930024126A (ko) * 1992-05-12 1993-12-22 아키라 기타하라 표면실장소자와 그의 반제품
US5286999A (en) * 1992-09-08 1994-02-15 Texas Instruments Incorporated Folded bus bar leadframe
US5604376A (en) * 1994-06-30 1997-02-18 Digital Equipment Corporation Paddleless molded plastic semiconductor chip package
US6211462B1 (en) * 1998-11-05 2001-04-03 Texas Instruments Incorporated Low inductance power package for integrated circuits
JP2000299400A (ja) 1999-04-14 2000-10-24 Sony Corp ノンリード・フラットパッケージ型半導体装置
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP2002026195A (ja) * 2000-07-11 2002-01-25 Fuji Electric Co Ltd 樹脂封止型半導体装置及びその製造方法
JP3660861B2 (ja) * 2000-08-18 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4669166B2 (ja) * 2000-08-31 2011-04-13 エルピーダメモリ株式会社 半導体装置
JP2002093982A (ja) * 2000-09-13 2002-03-29 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
SG120858A1 (en) * 2001-08-06 2006-04-26 Micron Technology Inc Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same
JP2004103860A (ja) * 2002-09-10 2004-04-02 Fujitsu Ltd 半導体装置、カメラモジュール及びその製造方法
US7315077B2 (en) * 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
US7208818B2 (en) * 2004-07-20 2007-04-24 Alpha And Omega Semiconductor Ltd. Power semiconductor package
KR100673380B1 (ko) * 2004-12-20 2007-01-24 삼성전자주식회사 냉매로가 형성된 반도체 칩과, 그를 이용한 반도체 패키지및 반도체 패키지 냉각 시스템
JP5173654B2 (ja) 2007-08-06 2013-04-03 セイコーインスツル株式会社 半導体装置
US20090091009A1 (en) * 2007-10-03 2009-04-09 Corisis David J Stackable integrated circuit package
JPWO2011121756A1 (ja) * 2010-03-31 2013-07-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886404A (en) * 1996-06-18 1999-03-23 Lg Semicon Co., Ltd. Bottom lead semiconductor package having folded leads
JP2000332162A (ja) * 1999-05-18 2000-11-30 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP2002203936A (ja) * 2001-01-04 2002-07-19 Yoshikawa Kogyo Co Ltd ノンリード・プラスチック半導体パッケージ構造
JP2008270661A (ja) * 2007-04-24 2008-11-06 Mitsui High Tec Inc リードフレームおよびリードフレームの製造方法ならびに半導体装置および半導体装置の製造方法
CN101393900A (zh) * 2007-09-20 2009-03-25 株式会社瑞萨科技 半导体器件及其制造方法
US20120018865A1 (en) * 2010-07-20 2012-01-26 Zigmund Ramirez Camacho Integrated circuit packaging system with island terminals and embedded paddle and method of manufacture thereof

Also Published As

Publication number Publication date
US9397026B2 (en) 2016-07-19
US20140217602A1 (en) 2014-08-07
TW201442161A (zh) 2014-11-01
TWI588948B (zh) 2017-06-21
KR102145167B1 (ko) 2020-08-18
JP6092645B2 (ja) 2017-03-08
KR20140100904A (ko) 2014-08-18
JP2014154689A (ja) 2014-08-25
CN103985675B (zh) 2018-05-01

Similar Documents

Publication Publication Date Title
EP3226292B1 (en) Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device
US20120086111A1 (en) Semiconductor device
US20110001233A1 (en) Semiconductor device mounted structure and semiconductor device mounting method
CN103985675A (zh) 半导体装置
JP6012533B2 (ja) 電力用半導体装置
JP4945682B2 (ja) 半導体記憶装置およびその製造方法
US9159676B2 (en) Semiconductor module
JP2009164240A (ja) 半導体装置
JP5549501B2 (ja) 半導体装置及びその製造方法
US7521778B2 (en) Semiconductor device and method of manufacturing the same
JP4942452B2 (ja) 回路装置
JP4577686B2 (ja) 半導体装置及びその製造方法
US9633923B2 (en) Electronic device module and manufacturing method thereof
JP5822468B2 (ja) 半導体装置
JP5990894B2 (ja) 半導体モジュール、半導体モジュールの製造方法及びカード
TWI591902B (zh) Semiconductor device
JP5614203B2 (ja) 半導体装置及びその製造方法
JP2012227320A (ja) 半導体装置
CN101436588A (zh) 电路模块
JP2010027856A (ja) 半導体装置
JP2005268575A (ja) 半導体装置
CN112910285A (zh) 一种逆变器电力***及其制造方法
JP2009016572A (ja) 電子部品用パッケージ、それを備えるパッケージ部品および電子機器ならびにパッケージ部品の製造方法
JP2017117903A (ja) 回路構成体
JP2007157826A (ja) 半導体装置およびその製造方法、並びにそのリードフレーム

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160330

Address after: Chiba County, Japan

Applicant after: DynaFine Semiconductor Co.,Ltd.

Address before: Chiba County, Japan

Applicant before: Seiko Instruments Inc.

CB02 Change of applicant information
CB02 Change of applicant information

Address after: Chiba County, Japan

Applicant after: ABLIC Inc.

Address before: Chiba County, Japan

Applicant before: DynaFine Semiconductor Co.,Ltd.

GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180501

Termination date: 20220126