JP2000299400A - ノンリード・フラットパッケージ型半導体装置 - Google Patents
ノンリード・フラットパッケージ型半導体装置Info
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 実装した際に、突出端子間で、又は実装基板
の配線パターン間で短絡を生じないようなノンリード・
フラットパッケージ型半導体装置を提供する。 【解決手段】 本ノンリード・フラットパッケージ型半
導体装置20は、実装基板との接続用端子として、樹脂
で半導体素子を内部に封止したほぼ正四角柱状の封止体
12の4辺から外方に向けて極く短く突出した多数の突
出端子22を備えている。突出端子は、封止体の下面と
同じ面上で封止体の四辺の各辺に直交して突出してい
る。突出端子は、突出端子間に樹脂を保持することな
く、突出端子の外周面が封止体から露出している。突出
端子には、はんだ被着性を高め、かつ耐腐食性に優れた
金属皮膜がメッキされている。はんだ接合の際、突出端
子の間に樹脂が存在しないので、クリームはんだが、突
出端子の側面に回り込む。よって、従来のように、はん
だ同士がはんだブリッジを形成して、短絡現象を発生さ
せることなく、しかも、実装基板との電気的及び機械的
接続の強度を高めることができる。
の配線パターン間で短絡を生じないようなノンリード・
フラットパッケージ型半導体装置を提供する。 【解決手段】 本ノンリード・フラットパッケージ型半
導体装置20は、実装基板との接続用端子として、樹脂
で半導体素子を内部に封止したほぼ正四角柱状の封止体
12の4辺から外方に向けて極く短く突出した多数の突
出端子22を備えている。突出端子は、封止体の下面と
同じ面上で封止体の四辺の各辺に直交して突出してい
る。突出端子は、突出端子間に樹脂を保持することな
く、突出端子の外周面が封止体から露出している。突出
端子には、はんだ被着性を高め、かつ耐腐食性に優れた
金属皮膜がメッキされている。はんだ接合の際、突出端
子の間に樹脂が存在しないので、クリームはんだが、突
出端子の側面に回り込む。よって、従来のように、はん
だ同士がはんだブリッジを形成して、短絡現象を発生さ
せることなく、しかも、実装基板との電気的及び機械的
接続の強度を高めることができる。
Description
【0001】
【発明の属する技術分野】本発明は、ノンリード・フラ
ットパッケージ型半導体装置に関し、更に詳細には、実
装に際して、突出端子間に生じたはんだブリッジに起因
する突出端子間の短絡現象を発生させないようにしたノ
ンリード・フラットパッケージ型半導体装置に関するも
のである。
ットパッケージ型半導体装置に関し、更に詳細には、実
装に際して、突出端子間に生じたはんだブリッジに起因
する突出端子間の短絡現象を発生させないようにしたノ
ンリード・フラットパッケージ型半導体装置に関するも
のである。
【0002】
【従来の技術】半導体装置の最近の多ピン化、微細化及
び高密度実装化の流れに伴い、平面リードピン形パッケ
ージ型半導体装置と言われるフラットパッケージ(F
P)型半導体装置のなかでも、ノンリード・フラットパ
ッケージ型半導体装置が、多用されるようになってい
る。
び高密度実装化の流れに伴い、平面リードピン形パッケ
ージ型半導体装置と言われるフラットパッケージ(F
P)型半導体装置のなかでも、ノンリード・フラットパ
ッケージ型半導体装置が、多用されるようになってい
る。
【0003】ここで、図5を参照して、従来のノンリー
ド・フラットパッケージ型半導体装置の構成を説明す
る。図5(a)及び図5(b)は、それぞれ、従来のノ
ンリード・フラットパッケージ型半導体装置の平面図、
及び側面図、図6は従来のノンリード・フラットパッケ
ージ型半導体装置の斜視図、図7は図5(a)の線II−
IIでの断面図である。従来のノンリード・フラットパッ
ケージ型半導体装置10(以下、簡単に半導体装置10
と言う)は、図5(a)、(b)及び図6に示すよう
に、実装基板との接続用端子として、樹脂又はセラミッ
ク等の封止材で内部の半導体素子を封止したほぼ正四角
柱状の封止体12の4辺から外方に向けて極く短く突出
した多数の突出端子14を備えている。突出端子14
は、それぞれ、封止体14の下面と同じ面上で封止体1
4の四辺の各辺に直交して突出していて、突出端子14
と隣の突出端子14との間には、図5(a)、(b)及
び図6に示すように、封止体12と同じ樹脂15が充満
している。
ド・フラットパッケージ型半導体装置の構成を説明す
る。図5(a)及び図5(b)は、それぞれ、従来のノ
ンリード・フラットパッケージ型半導体装置の平面図、
及び側面図、図6は従来のノンリード・フラットパッケ
ージ型半導体装置の斜視図、図7は図5(a)の線II−
IIでの断面図である。従来のノンリード・フラットパッ
ケージ型半導体装置10(以下、簡単に半導体装置10
と言う)は、図5(a)、(b)及び図6に示すよう
に、実装基板との接続用端子として、樹脂又はセラミッ
ク等の封止材で内部の半導体素子を封止したほぼ正四角
柱状の封止体12の4辺から外方に向けて極く短く突出
した多数の突出端子14を備えている。突出端子14
は、それぞれ、封止体14の下面と同じ面上で封止体1
4の四辺の各辺に直交して突出していて、突出端子14
と隣の突出端子14との間には、図5(a)、(b)及
び図6に示すように、封止体12と同じ樹脂15が充満
している。
【0004】また、半導体装置10は、図7に示すよう
に、封止体12内に、ダイパッド16上に接着され半導
体チップ17を有し、半導体チップ17の電極と封止体
14内に延びる突出端子14とは、ボンディングワイヤ
18によって接続されている。これにより、半導体チッ
プ17は、ボンディングワイヤ18及び突出端子14を
介して外部に接続される。
に、封止体12内に、ダイパッド16上に接着され半導
体チップ17を有し、半導体チップ17の電極と封止体
14内に延びる突出端子14とは、ボンディングワイヤ
18によって接続されている。これにより、半導体チッ
プ17は、ボンディングワイヤ18及び突出端子14を
介して外部に接続される。
【0005】半導体装置10を実装基板上に実装する際
には、半導体装置10は、図8に示すように、実装基板
19の配線パターン(図示せず)上のクリームはんだ1
9aを被着させたはんだランド上に突出端子14を位置
合わせし、リフロー法等により突出端子14を配線パタ
ーンにはんだ接合している。
には、半導体装置10は、図8に示すように、実装基板
19の配線パターン(図示せず)上のクリームはんだ1
9aを被着させたはんだランド上に突出端子14を位置
合わせし、リフロー法等により突出端子14を配線パタ
ーンにはんだ接合している。
【0006】
【発明が解決しようとする課題】しかし、上述したよう
なノンリード・フラットパッケージ型半導体装置を実装
基板上に実装した際、半導体装置の端子間で、又は実装
基板の配線パターン間で短絡現象が発生するという問題
があった。
なノンリード・フラットパッケージ型半導体装置を実装
基板上に実装した際、半導体装置の端子間で、又は実装
基板の配線パターン間で短絡現象が発生するという問題
があった。
【0007】そこで、本発明の目的は、実装基板に実装
した際に、突出端子間で、又は実装基板の配線パターン
間で短絡現象を生じないようなノンリード・フラットパ
ッケージ型半導体装置を提供することである。
した際に、突出端子間で、又は実装基板の配線パターン
間で短絡現象を生じないようなノンリード・フラットパ
ッケージ型半導体装置を提供することである。
【0008】
【課題を解決するための手段】本発明者は、半導体装置
の端子間で、又は実装基板の配線パターン間で短絡現象
が発生するという問題を子細に検討したところ、図9に
示すように、クリームはんだ19aが、半導体装置10
と実装基板19間で押し潰され、クリームはんだ19a
同士が接触して、はんだブリッジ19bが生じ、その結
果、半導体装置の突出端子14間、又は実装基板19の
配線パターン間で短絡が発生したりしていることを突き
止めた。尚、図9は、図8の“A“の拡大図である。そ
して、はんだブリッジ19bが発生する原因は、金型を
使って半導体素子を樹脂封止した際に、金型間に突出端
子を挟んだような状態で金型内に樹脂を注入し、硬化さ
せているので、図10に示すように、樹脂15が突出端
子14間に充満している。そのために、過剰なクリーム
はんだが逃げる余地がなく、そのために横に拡がって、
はんだブリッジが生じることが判った。尚、図10は、
図5の“A“の拡大図である。そこで、本発明者は、突
出端子14間の樹脂15を除去して、過剰なクリームは
んだが逃げる余地を突出端子14間に設けることによ
り、はんだブリッジの発生を防止し、はんだブリッジに
起因する短絡現象を発生させないようにすることを着想
し、実験を重ねて本発明を完成するに到った。
の端子間で、又は実装基板の配線パターン間で短絡現象
が発生するという問題を子細に検討したところ、図9に
示すように、クリームはんだ19aが、半導体装置10
と実装基板19間で押し潰され、クリームはんだ19a
同士が接触して、はんだブリッジ19bが生じ、その結
果、半導体装置の突出端子14間、又は実装基板19の
配線パターン間で短絡が発生したりしていることを突き
止めた。尚、図9は、図8の“A“の拡大図である。そ
して、はんだブリッジ19bが発生する原因は、金型を
使って半導体素子を樹脂封止した際に、金型間に突出端
子を挟んだような状態で金型内に樹脂を注入し、硬化さ
せているので、図10に示すように、樹脂15が突出端
子14間に充満している。そのために、過剰なクリーム
はんだが逃げる余地がなく、そのために横に拡がって、
はんだブリッジが生じることが判った。尚、図10は、
図5の“A“の拡大図である。そこで、本発明者は、突
出端子14間の樹脂15を除去して、過剰なクリームは
んだが逃げる余地を突出端子14間に設けることによ
り、はんだブリッジの発生を防止し、はんだブリッジに
起因する短絡現象を発生させないようにすることを着想
し、実験を重ねて本発明を完成するに到った。
【0009】上記目的を達成するために、本発明に係る
ノンリード・フラットパッケージ型半導体装置は、樹脂
又はセラミック等の封止材により半導体素子を内部に封
止してなる封止体の周縁から、実装基板との接続用端子
として多数の短い突出端子を封止体の下面と同じ面上で
外方に向けて突出させた、ノンリード・フラットパッケ
ージ型半導体装置において、短い突出端子は、突出端子
間に樹脂、又はセラミック等の封止材を保持することな
く、突出端子外周面を封止体から露出させ、かつ、突出
端子外周面上に金属皮膜を備えていることを特徴として
いる。
ノンリード・フラットパッケージ型半導体装置は、樹脂
又はセラミック等の封止材により半導体素子を内部に封
止してなる封止体の周縁から、実装基板との接続用端子
として多数の短い突出端子を封止体の下面と同じ面上で
外方に向けて突出させた、ノンリード・フラットパッケ
ージ型半導体装置において、短い突出端子は、突出端子
間に樹脂、又はセラミック等の封止材を保持することな
く、突出端子外周面を封止体から露出させ、かつ、突出
端子外周面上に金属皮膜を備えていることを特徴として
いる。
【0010】本発明に係るノンリード・フラットパッケ
ージ型半導体装置の突出端子は、その大きさが、実装基
板に実装する際、実装基板の配線パターンとの接続用端
子として機能する必要最小限の大きさである。突出端子
に設けた金属皮膜は、封止材により半導体素子を内部に
封止した後に、突出端子間から封止材を除去して突出端
子外周面を露出させ、次いで突出端子にメッキ処理を施
して成膜した金属皮膜であって、例えばはんだ接合の際
のはんだ被着性を高める皮膜、耐腐食性金属皮膜等を言
う。
ージ型半導体装置の突出端子は、その大きさが、実装基
板に実装する際、実装基板の配線パターンとの接続用端
子として機能する必要最小限の大きさである。突出端子
に設けた金属皮膜は、封止材により半導体素子を内部に
封止した後に、突出端子間から封止材を除去して突出端
子外周面を露出させ、次いで突出端子にメッキ処理を施
して成膜した金属皮膜であって、例えばはんだ接合の際
のはんだ被着性を高める皮膜、耐腐食性金属皮膜等を言
う。
【0011】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例 本実施形態例は、本発明に係るノンリード・フラットパ
ッケージ型半導体装置(以下、簡単に半導体装置と言
う)の実施形態の一例であって、図1は本実施形態例の
半導体装置の平面図、図2は本実施形態例の半導体装置
の斜視図、図3(a)は突出端子の縦断面図、及び図3
(b)は突出端子の横断面図である。尚、図1から図3
に示した部位のうち図5から図7に示すものと同じもの
には同じ符号を付して、その説明を省略する。本実施形
態例のノンリード・フラットパッケージ型半導体装置2
0(以下、簡単に半導体装置20と言う)は、図1に示
すように、突出端子22の構成を除いて、前述の従来の
ノンリード・フラットパッケージ型半導体装置10の構
成と同じ構成を備えている。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例 本実施形態例は、本発明に係るノンリード・フラットパ
ッケージ型半導体装置(以下、簡単に半導体装置と言
う)の実施形態の一例であって、図1は本実施形態例の
半導体装置の平面図、図2は本実施形態例の半導体装置
の斜視図、図3(a)は突出端子の縦断面図、及び図3
(b)は突出端子の横断面図である。尚、図1から図3
に示した部位のうち図5から図7に示すものと同じもの
には同じ符号を付して、その説明を省略する。本実施形
態例のノンリード・フラットパッケージ型半導体装置2
0(以下、簡単に半導体装置20と言う)は、図1に示
すように、突出端子22の構成を除いて、前述の従来の
ノンリード・フラットパッケージ型半導体装置10の構
成と同じ構成を備えている。
【0012】半導体装置20は、図1及び図2に示すよ
うに、実装基板との接続用端子として、樹脂又はセラミ
ック等の封止材で内部の半導体素子を封止したほぼ正四
角柱状の封止体12の4辺から外方に向けて極く短く突
出した多数の突出端子22を備えている。突出端子22
は、それぞれ、封止体14の下面と同じ面上で封止体1
4の四辺の各辺に直交して突出している。本実施形態例
の半導体装置20では、突出端子22は、図1及び図2
に示すように、突出端子22間に樹脂等の封止材を保持
することなく、突出端子22の外周面が封止体12から
露出している。また、図3(a)及び(b)に示すよう
に、突出端子22の端子基体22a上に、はんだ被着性
を高め、かつ耐腐食性に優れた金属皮膜22bがメッキ
されている。
うに、実装基板との接続用端子として、樹脂又はセラミ
ック等の封止材で内部の半導体素子を封止したほぼ正四
角柱状の封止体12の4辺から外方に向けて極く短く突
出した多数の突出端子22を備えている。突出端子22
は、それぞれ、封止体14の下面と同じ面上で封止体1
4の四辺の各辺に直交して突出している。本実施形態例
の半導体装置20では、突出端子22は、図1及び図2
に示すように、突出端子22間に樹脂等の封止材を保持
することなく、突出端子22の外周面が封止体12から
露出している。また、図3(a)及び(b)に示すよう
に、突出端子22の端子基体22a上に、はんだ被着性
を高め、かつ耐腐食性に優れた金属皮膜22bがメッキ
されている。
【0013】本実施形態例の半導体装置20は、金型を
使って樹脂等の封止材で半導体素子を封止した後、突出
端子22の間に充満する樹脂等の封止材をパンチング金
型等を使って除去し、突出端子22を封止体12から露
出させる。次いで、露出した突出端子22の端子基材2
2a上にメッキ法等により金属皮膜22bを被着させ
て、半導体装置20を完成する。
使って樹脂等の封止材で半導体素子を封止した後、突出
端子22の間に充満する樹脂等の封止材をパンチング金
型等を使って除去し、突出端子22を封止体12から露
出させる。次いで、露出した突出端子22の端子基材2
2a上にメッキ法等により金属皮膜22bを被着させ
て、半導体装置20を完成する。
【0014】本実施形態例の半導体装置20を実装基板
19に実装する際には、半導体装置10は、実装基板1
9の配線パターン(図示せず)上のクリームはんだ19
aを被着させたはんだランド上に突出端子22を位置合
わせし、リフロー法等により突出端子22を配線パター
ンにはんだ接合させる。
19に実装する際には、半導体装置10は、実装基板1
9の配線パターン(図示せず)上のクリームはんだ19
aを被着させたはんだランド上に突出端子22を位置合
わせし、リフロー法等により突出端子22を配線パター
ンにはんだ接合させる。
【0015】はんだ接合の際、本実施形態例では、突出
端子22の間に樹脂が存在しないので、クリームはんだ
19aが、図4に示すように、突出端子22の側面に回
り込む。よって、従来のように、クリームはんだ19a
同士がはんだブリッジを形成して、短絡現象を発生させ
ることなく、しかも、実装基板19の配線パターンとの
電気的及び機械的接続の強度を高めることができる。な
お、図4は、半導体装置を実装基板上に実装する際のは
んだ接合時の図1の線I−Iでの突出端子とはんだとの
関係を示す説明図である。また、本実施形態例の半導体
装置20の突出端子22は、はんだ被着性を高め、かつ
耐腐食性に優れた金属皮膜22bがメッキされているの
で、はんだとの馴染みが良く、また、耐腐食性に優れ、
長期間使用の信頼性が高い。
端子22の間に樹脂が存在しないので、クリームはんだ
19aが、図4に示すように、突出端子22の側面に回
り込む。よって、従来のように、クリームはんだ19a
同士がはんだブリッジを形成して、短絡現象を発生させ
ることなく、しかも、実装基板19の配線パターンとの
電気的及び機械的接続の強度を高めることができる。な
お、図4は、半導体装置を実装基板上に実装する際のは
んだ接合時の図1の線I−Iでの突出端子とはんだとの
関係を示す説明図である。また、本実施形態例の半導体
装置20の突出端子22は、はんだ被着性を高め、かつ
耐腐食性に優れた金属皮膜22bがメッキされているの
で、はんだとの馴染みが良く、また、耐腐食性に優れ、
長期間使用の信頼性が高い。
【0016】
【発明の効果】本発明によれば、ノンリード・フラット
パッケージ型半導体装置の実装基板との接続用端子とし
て、突出端子間に樹脂、又はセラミック等の封止材を保
持することなく、突出端子外周面を封止体から露出さ
せ、かつ、金属皮膜を有する突出端子を設けているの
で、はんだ接合の際、はんだが、突出端子の側面に回り
込む。よって、従来のように、はんだ同士がはんだブリ
ッジを形成して、短絡現象を発生させることなく、しか
も、実装基板の配線パターンとの電気的及び機械的接続
の強度を高めることができる。また、はんだ被着性を高
め、かつ耐腐食性に優れた金属皮膜を突出端子に設ける
ことにより、はんだとの馴染みが良く、はんだ接合性及
び耐腐食性に優れ、長期間使用の信頼性が高いノンリー
ド・フラットパッケージ型半導体装置を実現することが
できる。
パッケージ型半導体装置の実装基板との接続用端子とし
て、突出端子間に樹脂、又はセラミック等の封止材を保
持することなく、突出端子外周面を封止体から露出さ
せ、かつ、金属皮膜を有する突出端子を設けているの
で、はんだ接合の際、はんだが、突出端子の側面に回り
込む。よって、従来のように、はんだ同士がはんだブリ
ッジを形成して、短絡現象を発生させることなく、しか
も、実装基板の配線パターンとの電気的及び機械的接続
の強度を高めることができる。また、はんだ被着性を高
め、かつ耐腐食性に優れた金属皮膜を突出端子に設ける
ことにより、はんだとの馴染みが良く、はんだ接合性及
び耐腐食性に優れ、長期間使用の信頼性が高いノンリー
ド・フラットパッケージ型半導体装置を実現することが
できる。
【図1】本発明に係るノンリード・フラットパッケージ
型半導体装置の実施形態例の平面図である。
型半導体装置の実施形態例の平面図である。
【図2】本発明に係るノンリード・フラットパッケージ
型半導体装置の実施形態例の斜視図である。
型半導体装置の実施形態例の斜視図である。
【図3】図3(a)は突出端子の縦断面図、及び図3
(b)は突出端子の横断面図である。
(b)は突出端子の横断面図である。
【図4】実施形態例の半導体装置を実装基板上に実装す
る際のはんだ接合時の図1の線I−Iでの突出端子とは
んだとの関係を示す説明図である。
る際のはんだ接合時の図1の線I−Iでの突出端子とは
んだとの関係を示す説明図である。
【図5】図5(a)及び図5(b)は、それぞれ、従来
のノンリード・フラットパッケージ型半導体装置の平面
図、及び側面図である。
のノンリード・フラットパッケージ型半導体装置の平面
図、及び側面図である。
【図6】従来のノンリード・フラットパッケージ型半導
体装置の斜視図である。
体装置の斜視図である。
【図7】図7は図5(a)の線II−IIでの断面図であ
る。
る。
【図8】従来の半導体装置を実装基板上に実装する際の
はんだ接合時の突出端子とはんだとの関係を示す説明図
である。
はんだ接合時の突出端子とはんだとの関係を示す説明図
である。
【図9】図8の“A“の拡大図である。
【図10】図5の“B“の拡大図である。
10……従来のノンリード・フラットパッケージ型半導
体装置、12……封止体、14……突出端子、15……
端子間樹脂、16……ダイパッド、17……半導体チッ
プ、18……ボンディングワイヤ、19……実装基板、
19a……はんだ、20……実施形態例のノンリード・
フラットパッケージ型半導体装置、22……突出端子、
22a……端子基体、22b……金属皮膜。
体装置、12……封止体、14……突出端子、15……
端子間樹脂、16……ダイパッド、17……半導体チッ
プ、18……ボンディングワイヤ、19……実装基板、
19a……はんだ、20……実施形態例のノンリード・
フラットパッケージ型半導体装置、22……突出端子、
22a……端子基体、22b……金属皮膜。
Claims (2)
- 【請求項1】 樹脂又はセラミック等の封止材により半
導体素子を内部に封止してなる封止体の周縁から、実装
基板との接続用端子として多数の短い突出端子を封止体
の下面と同じ面上で外方に向けて突出させた、ノンリー
ド・フラットパッケージ型半導体装置において、 短い突出端子は、突出端子間に樹脂、又はセラミック等
の封止材を保持することなく、突出端子外周面を封止体
から露出させ、かつ、突出端子外周面上に金属皮膜を備
えていることを特徴とするノンリード・フラットパッケ
ージ型半導体装置。 - 【請求項2】 金属皮膜が、封止材により半導体素子を
内部に封止した後に、突出端子間から封止材を除去して
突出端子外周面を露出させ、次いで突出端子にメッキ処
理を施して成膜した金属皮膜であることを特徴とする請
求項1に記載のノンリード・フラットパッケージ型半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10668699A JP2000299400A (ja) | 1999-04-14 | 1999-04-14 | ノンリード・フラットパッケージ型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10668699A JP2000299400A (ja) | 1999-04-14 | 1999-04-14 | ノンリード・フラットパッケージ型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000299400A true JP2000299400A (ja) | 2000-10-24 |
Family
ID=14439948
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10668699A Pending JP2000299400A (ja) | 1999-04-14 | 1999-04-14 | ノンリード・フラットパッケージ型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000299400A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7410834B2 (en) | 2003-12-25 | 2008-08-12 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
JP2010010187A (ja) * | 2008-06-24 | 2010-01-14 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
KR101408879B1 (ko) | 2008-06-13 | 2014-06-17 | 삼성전자주식회사 | 측면 돌출단자를 갖는 칩 및 그 칩을 이용한 패키지 |
JP2014143437A (ja) * | 2014-04-03 | 2014-08-07 | Renesas Electronics Corp | 半導体装置 |
KR20140100904A (ko) | 2013-02-07 | 2014-08-18 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 |
US9087850B2 (en) | 2009-07-06 | 2015-07-21 | Renesas Electronics Corporation | Method for manufacturing semiconductor device |
JP2020025049A (ja) * | 2018-08-08 | 2020-02-13 | 新日本無線株式会社 | 半導体装置 |
-
1999
- 1999-04-14 JP JP10668699A patent/JP2000299400A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7410834B2 (en) | 2003-12-25 | 2008-08-12 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
KR101408879B1 (ko) | 2008-06-13 | 2014-06-17 | 삼성전자주식회사 | 측면 돌출단자를 갖는 칩 및 그 칩을 이용한 패키지 |
JP2010010187A (ja) * | 2008-06-24 | 2010-01-14 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
US8026130B2 (en) | 2008-06-24 | 2011-09-27 | Renesas Electronics Corporation | Method for manufacturing a semiconductor integrated circuit device |
US8338927B2 (en) | 2008-06-24 | 2012-12-25 | Renesas Electronics Corporation | Semiconductor device with the leads projected from sealing body |
US9087850B2 (en) | 2009-07-06 | 2015-07-21 | Renesas Electronics Corporation | Method for manufacturing semiconductor device |
US9263274B2 (en) | 2009-07-06 | 2016-02-16 | Renesas Electronics Corporation | Method for manufacturing semiconductor device |
KR20140100904A (ko) | 2013-02-07 | 2014-08-18 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 |
JP2014143437A (ja) * | 2014-04-03 | 2014-08-07 | Renesas Electronics Corp | 半導体装置 |
JP2020025049A (ja) * | 2018-08-08 | 2020-02-13 | 新日本無線株式会社 | 半導体装置 |
JP7156673B2 (ja) | 2018-08-08 | 2022-10-19 | 日清紡マイクロデバイス株式会社 | 半導体装置 |
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