CN103888147A

CN103888147A - 一种串行转并行转换电路和转换器以及转换***

Info

Publication number: CN103888147A
Application number: CN201410140970.1A
Authority: CN
Inventors: 陈余
Original assignee: Lontium Semiconductor Corp
Current assignee: Lontium Semiconductor Corp
Priority date: 2014-04-09
Filing date: 2014-04-09
Publication date: 2014-06-25
Anticipated expiration: 2034-04-09
Also published as: CN103888147B

Abstract

本申请公开了一种串行转并行转换电路、转换器以及转换***，其中转换电路包括：第1至第移位寄存器组、选择器组和并行输出寄存器组，其中n为奇数，移位寄存器组包括：第一寄存器和第二寄存器，且第二寄存器的时钟信号输入端设置有非门。上述电路获取到串行输入信号serial_data后，第一时钟信号的正沿和反沿分别同步（n+1）/2次，产生n+1个同步信号，选择器组通过选择时钟信号data_sel将n+1个同步信号组合成n个信号，最后由输出信号寄存器通过读出时钟read_clk将组合后的n个信号同步输出，得到n位并行数据，其中第一时钟信号的类型可以为半速时钟信号也可以是全速时钟信号。

Description

一种串行转并行转换电路和转换器以及转换***

技术领域

本申请涉及数字信号控制技术领域，更具体地说，涉及一种串行输入转并行输出的逻辑电路。

背景技术

在串行数据通信中，为了节省数据传输过程中用到的总线，数据信号在传输过程中一般采用串行方式，即：在数据发送时收发电路将内部并行数据信号转换为外部串行数据信号，在发送端，利用高速时钟采样原理，将并行数据中的位数据逐个发送到传输介质上，实现并行到串行的转换。但是由于工艺速度的限制，对信号进行处理时必须采用并行方式，所以在接收端，由于发送端与接收端没有共享的时钟信号进行数据的同步，接收端需要从接收到的串行数据流中恢复出时钟信号以实现同步操作，而时钟恢复电路就是负责将串行数据中的恢复时钟和恢复数据提取出来。后级的串行转并行转换电路再将恢复数据转换为并行数据输出。

图1为现有技术中串行转并行转换电路的设计图，在图1中所述fclk信号为全速时钟信号、serisl data为串行输入信号、所述X bits表示X个寄存器、所述reda_clk表示读出时钟信号、所述data<0>至data<x-1>表示并行输出信号、xbits表示X个并行输出信号，可见现有技术中的串行转并行转换电路一般是基于全速时钟fclk进行设计的，其中无论奇数位还是偶数位的数据信号，都只需要相应位数个数的移位寄存器，采用最后用同一个读时钟信号read_clk将所述数据信号同步出去即可，其中所述读时钟信号read_clk的周期是全速时钟fclk的x倍，X为不小于1的正整数。

但是在电路设计过程中如果没有全速时钟fclk，则将无法实现串行数据信号串行与并行的转换，针对于此，如何实现一种不需要全速时钟fclk也可实现将串行数据信号转换为并行数据信号的电路，成为本领域技术人员亟待解决的问题。

发明内容

有鉴于此，本申请提供一种不需要全速时钟也可实现串行转并行的转换电路、转换器和转换***。

为了实现上述目的，现提出的方案如下：

一种串行转并行转换电路，包括：

第1至第

移位寄存器组，所述n为奇数，所述移位寄存器组包括：第一寄存器和第二寄存器，所述第二寄存器的时钟信号输入端设置有非门，所述第1至第

移位寄存器组依次串联，其中上一个第一移位寄存器的输出端与后一个第一寄存器的输入端相连、第二移位寄存器的输出端与后一个第二移位寄存器输入端相连；

选择器组，所述选择器组包括n个选择器，所述选择器包括第一输入端、第二输入端和选择信号输入端，所述选择信号输入端用于获取选择时钟信号；

并行输出寄存器组，所述并行输出寄存器组包括n个输出寄存器；

所述第1至第

移位寄存器组的第一寄存器输出端与所述选择器组中的选择器的第一输入端相连、第二寄存器输出端与所述选择器的第二输入端相连；

其中所述第二至第

移位寄存器组的第一寄存器输出端还与所述选择器的第二输入端相连、第二输出端还与所述选择器的第一输入端相连；并且每一个选择器只与一个移位寄存器组相连，且所述选择器的一个输入端与第一寄存器输出端相连，另一个输入端与第二寄存器输出端相连。

优选的，上述串行转并行转换电路中，所述读出时钟信号的周期是所述第一时钟信号周期的倍。

优选的，上述串行转并行转换电路中，所述寄存器组具体用于：

第一输出端的输出信号与第一时钟的上升沿同步，第二输出端输出的信号与第一时钟的下降沿同步。

优选的，上述串行转并行转换电路中，所述选择器具体用于：

在所述选择时钟信号为高电平时，由上升沿同步，输出状态变为输出由所述选择器第一输入端获得的信号，选择时钟信号为低电平时，由下降沿同步，输出状态变为输出由所述选择器第二输入端获得的信号。

优选的，上述串行转并行转换电路中，所述第一和第二寄存器还设置有移位寄存器组控制开关，所述移位寄存器组控制开关用于控制数据位数。

优选的，上述串行转并行转换电路中，所述选择时钟信号的周期为第一时钟信号的n倍。

优选的，上述串行转并行转换电路中，所述选择时钟信号的周期为读出时钟信号的周期的2倍。

一种串行转并行转换器，所述转换器的转换电路可以为上述任意一项公开的转换电路。

一种串行转并行转换***，所述***中转换器的转换电路可以为上述任意一项公开的转换电路。

从上述的技术方案可以看出，本申请公开的转换电路获取到所述串行输入信号serial_data后，所述第一时钟信号的正沿和反沿分别同步（n+1）/2次，产生n+1个同步信号，所述选择器组通过选择时钟信号data_sel将所述n+1

个同步信号组合成n个信号，最后由所述输出信号寄存器通过所述读出时钟read_clk将所述组合后的n个信号同步输出，得到n位并行数据，其中所述第一时钟信号的类型可以为半速时钟信号也可以是全速时钟信号。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1现有技术中串行转并行转换电路的设计图；

图2为本申请实施例公开的串行转并行转换电路的结构图；

图3为所述移位寄存器组的结构图；

图4为本申请实施例公开的n等于3、clk为半速时钟时的转换电路中各个时钟信号之间的关系图；

图5为采用本发明设计的9位半速串行转并行的电路的仿真结果图。

具体实施方式

为了提供一种即使在没有全速时钟fclk条件下也能够应用的串行转并行转换电路，本申请公开了一种串行转并行转换电路和转换器以及转换***，现具体介绍如下：

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图2为本申请实施例公开的串行转并行转换电路的结构图，图3为所述移位寄存器组的结构图，参见图2和图3，其中所述图中serial_data为串行输入信号、所述clk为第一时钟信号、所述data_sel表示选择时钟信号、所述reda_clk表示读出时钟信号。

参见图2，所述转换电路包括输入模块1、选择器组2、并行输出寄存器组3，具体连接结构如下：

所述输入模块包括第1至第

移位寄存器组，其中n为奇数，参见图3所示，所述移位寄存器组包括：第一寄存器101和第二寄存器102，所述第二寄存器102的时钟信号输入端设置有非门，所述第1至第

移位寄存器组依次串联，其中上一个第一移位寄存器101的输出端与后一个第一寄存器101的输入端相连、第二移位寄存器102的输出端与后一个第二移位寄存器102输入端相连；

选择器组2，所述选择器组2包括n个选择器，所述选择器包括第一输入端da、第二输入端db和选择信号输入端，所述选择信号输入端用于获取选择时钟信号data_sel，所述选择器用于获取由第一时钟信号同步的到的数据，并且依据选择时钟信号data_sel选择上升沿同步还是下降沿同步；

并行输出寄存器组3，所述并行输出寄存器组3包括n个输出寄存器；

所述第1至第

移位寄存器组的第一寄存器101的输出端与所述选择器组中的选择器的第一输入端da相连、第二寄存器102的输出端与所述选择器的第二输入端db相连；

其中所述第二至第

移位寄存器组的第一寄存器101的输出端还与所述选择器的第二输入端db相连、第二输出端还与所述选择器的第一输入端da相连；并且每一个选择器只与一个移位寄存器组相连，且所述选择器的一个输入端与第一寄存器输出端相连，另一个输入端与第二寄存器输出端相连。

参见本申请上述实施例公开的技术方案，上述方案中获取到所述串行输入信号serial_data后，所述第一时钟信号的正沿和反沿分别同步（n+1）/2次，产生n+1个同步信号，所述选择器组通过选择时钟信号data_sel将所述n+1个同步信号组合成n个信号，最后由所述输出信号寄存器通过所述读出时钟read_clk将所述组合后的n个信号同步输出，得到n位并行数据，其中所述第一时钟信号的类型可以为半速时钟信号也可以是全速时钟信号，并且当所述第一时钟信号为全速时钟信号时，本申请提供的技术方案相较于传统的技术方案而言，功耗更低，并且当所述第一时钟信号为半速时钟信号时，能够正常工作的频率更高，为时钟信号为全速时钟信号时的两倍，可见本申请采用半速处理方式对所述串行输入信号进行处理，其中半速处理实质数据率bitrate与时钟速度相同的处理方式。

其中上述实施例中的所述读出时钟信号read_sel与所述第一时钟信号clk的关系可以定义为：所述读出时钟信号read_sel的周期为所述第一时钟信号clk周期的n2倍，例如可选的，所述n为3，则所述读出时钟信号read_sel的周期是所述第一时钟信号clk周期的1.5倍。

所述选择时钟信号data_sel与所述读出时钟信号read_sel的关系可以定义为：所述选择时钟信号read_sel在所述读出时钟信号data_sel的每一个下降沿发生一次翻转，其实质作用是由读出时钟产生数据选着信号。

在本申请实施例公开的所述转换电路中，所述移位寄存器组可以是为单独的第一寄存器和第二寄存器，当然为了布局、连接方便，所述移位寄存器组也可以为封装在一块的第一寄存器和第二寄存器。

为了更好的提高所述转换电路的新能，上述实施例中所述寄存器的工作方式可以包括：在所述选择时钟信号data_sel为高电平时，输出状态变为输出由第一输入端da获得的信号，选择时钟信号data_sel为低电平时，输出状态变为输出由第二输入端db获得的信号。

在某些情况下可能需要的所述移位寄存器组的数量较少，并不一定用到所有的移位寄存器组，所以为了方便用户使用，上述实施例公开的所述第一寄存器和第二寄存器还可以设置有移位寄存器组控制开关，当不需要使用全部的移位寄存器组时，控制相应的第一寄存器和第二寄存器的移位寄存器组控制开关断开。

其中所述移位寄存器组控制开关的通断可以由控制器进行控制，所述控制器通过对不同移位寄存器组的移位寄存器组控制开关输出不同的控制信号，以达到选择所述转换电路中所述移位寄存器组的数量的问题。

图4为所述n等于3、clk为半速时钟时的转换电路中各个时钟信号之间的关系图。

其中所述ddrclk表示半速时钟信号，所述ddrclk synch_ronism表示所述移位寄存器组通过依据所述时钟信号对所述串行输入信号处理后输出至选择器的信号波形图，merge（d<0>、d<1>、d<2>）表示所述选择器依据所述选择时钟信号对所述所述选择器的输入信号进行处理后的输出至所述并行输出移位寄存器组的信号波形图，所述output（data<0>、data<1>、data<2>）表示所述并行输出移位寄存器组依据所述读出时钟信号对输入的信号进行处理后并行输出的波形信号图。

图5为采用本发明设计的一个9位半速串行转并行的电路的仿真结果图。

s_dout是din<0>经过本设计转换成9位并行数据后在经过一个理想9位并行转串行后的到的结果。

参见图5可见本申请公开的所述9位半速串行转并行的电路能够达到精确的转换效果。

对应于上述转换电路本申请还公开了一种应用上述转换电路的串行转并行转换器，具体的所述转换器的转换电路可以包括本申请上述任意一种公开的转换电路。

同样在所述转换器的基础上，本申请还公开了一种串行转并行转换***，所述转换***可以包括上述任意公开的一种转换电路。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。