CN108736897B - 应用于高速接口物理层芯片的并串转换电路及装置 - Google Patents

Abstract

本发明属于高速并串转换设计技术领域，提供了一种应用于高速接口物理层芯片的并串转换电路，其包括：锁相环、并行数据采样单元、数据选择与派发控制单元、第一串行寄存器、第二串行寄存器和差分串行数据生成单元。根据第一时钟和第二时钟，通过并行数据采样单元对并行数据进行采样，生成奇数路并行数据和偶数路并行数据，通过数据选择与派发控制单元将奇数路并行数据和偶数路并行数据转换为奇数路串行数据和偶数路串行数据，并由差分串行数据生成单元进行处理，最终输出的差分串行数据。使用纯数字电路的设计方法，通过奇偶路的电路结构设计，降低了芯片内部使用频率，可以更好的实现不同工艺下的高速接口物理层的并串转换电路的IP复用。

Description

应用于高速接口物理层芯片的并串转换电路及装置

技术领域

本发明属于高速并串转换设计技术领域，尤其涉及一种应用于高速接口物理层芯片的并串转换电路及装置。

背景技术

目前，高速接口的使用越来越广泛，很多协议(如PCIe、USB、SATA、SRIO等)的物理层接口都是用串行解串(Serializer-Deserializer，SerDes)技术来实现。但对于高速接口的物理层实现由于需要进行数字模拟混合电路设计，因此一直是业界设计的难题。并串转换电路作为SerDes电路设计的一个重要环节，用于发送串行化的差分数据。它的设计优劣将直接影响SerDes发送端口的性能。现有的并串转换电路多采用由模拟电路定制设计而成，而模拟电路的设计无法在制造工艺下复用，给电路的使用带来很多局限，而且电路复杂，输出的差分信号容易出现延时差异，对整个SerDes电路的正常工作影响甚大。

发明内容

本发明的目的在于提供一种应用于高速接口物理层芯片的并串转换电路、及装置，旨在解决传统的技术方案中存在的电路复杂、容易产生内部噪声及输出的差分信号容易出现延时差异的问题。

一种应用于高速接口物理层芯片的并串转换电路，包括：

锁相环，用于产生第一时钟和第二时钟，所述第一时钟和所述第二时钟频率相同、相位相反；

并行数据采样单元，用于对并行数据进行采样，生成奇数路并行数据和偶数路并行数据并存储；

数据选择与派发控制单元，分别与所述并行数据采样单元连接，用于根据所述第一时钟和所述第二时钟将所述奇数路并行数据和所述偶数路并行数据转换为奇数路串行数据和所述偶数路串行数据；

第一串行寄存器和第二串行寄存器，与所述数据选择与派发控制单元连接，分别用于存储所述奇数路串行数据和所述偶数路串行数据；

差分串行数据生成单元，分别与所述第一串行寄存器和所述第二串行寄存器连接，用于根据第一时钟和第二时钟对所述奇数路串行数据和所述偶数路串行数据进行处理并生成差分串行数据。

此外，还提供了一种应用于高速接口物理层芯片的并串转换装置，包括：上述的应用于高速接口物理层芯片的并串转换电路。

上述的一种应用于高速接口物理层芯片的并串转换电路，通过锁相环产生第一时钟和第二时钟，并根据第一时钟和第二时钟，通过并行数据采样单元对并行数据进行采样，生成奇数路并行数据和偶数路并行数据，通过数据选择与派发控制单元将奇数路并行数据和偶数路并行数据转换为奇数路串行数据和所述偶数路串行数据，最后，由差分串行数据生成单元对奇数路串行数据和偶数路串行数据进行处理并生成差分串行数据，使用纯数字的电路设计，电路简单，实现高速的并串转换功能，可以用于不同的制造工艺实现，拓展了电路的使用范围，差分串行数据生成单元结合了相位时钟进行选择输出，有效的解决了差分串行数据的延时差异的问题。

附图说明

图1为本发明一实施例提供的应用于高速接口物理层芯片的并串转换电路的结构示意图；

图2为本发明另一实施例提供的应用于高速接口物理层芯片的并串转换电路的结构示意图；

图3为图1所示的应用于高速接口物理层芯片的并串转换电路中并行数据采样单元和数据选择与派发控制单元的示例电路原理图；

图4为图1所示的应用于高速接口物理层芯片中的选择信号产生电路的示例电路原理图；

图5为图1所示的应用于高速接口物理层芯片的并串转换电路中差分串行数据生成单元的示例电路原理图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

请参阅图1至图5，本发明实施例提供了一种应用于高速接口物理层芯片的并串转换电路，用于将并行数据转换为差分串行数据，该并串转换电路包括：锁相环10、并行数据采样单元20、数据选择与派发控制单元30、第一串行寄存器40、第二串行寄存器50和差分串行数据生成单元60。

值得注意的是，如图1所示，本发明实施例利用锁相环PLL产生同频，相差为180度的第一时钟CLK_0和第二时钟CLK_180：根据输出的串行波特率要求，产生两个相同频率，频率为串行波特率的一半，而且相位相反的第一时钟CLK_0和第二时钟CLK_180。以下用这两个时钟进行示意，实际运用中可以将CLK_0与CLK_180对换。

请参阅图1、2和3，输入的并行数据通过并行数据采样单元20进行采样处理，得到奇数路并行数据和偶数路并行数据并存储，并行数据采样单元20包括第一并行寄存器组21和第二并行寄存器组22，分别用于存储奇数路并行数据和偶数路并行数据。在具体的实施例中，并行数据的频率为2CLK_0/N，总位宽为N位，通过并行数据采样单元20分为奇数路并行数据与偶数路并行数据分别缓存到N位的第一并行寄存器组21和N位的第二并行寄存器组22中，其中奇数路并行数据的时钟为CLK_0/N，偶数路并行数据的时钟为～CLK_0/N。在实际电路中具体体现在，并行数据存储于N位的初始并行寄存器组中，初始并行寄存器组的触发端的输入时钟为2CLK_0/N，第一并行寄存器组21的输入端与初始并行寄存器组输出端连接，且第一并行寄存器组21中的寄存器的触发端输入时钟为CLK_0/N，从而在第一并行寄存器组21得到N位的时钟为CLK_0/N的奇数路并行数据，同样，第二并行寄存器组22的输入端与初始并行寄存器组输出端连接，且第二并行寄存器组22中的寄存器的触发端输入时钟为～CLK_0/N，从而在第二并行寄存器组22得到N位的时钟为～CLK_0/N的偶数路并行数据。

请参阅图1、2和3，为了将并行数据转化为串行数据，本发明实施例先将上述的奇数路并行数据和偶数路并行数据转换为奇数路串行数据和偶数路串行数据，而数据选择与派发控制单元30正是实现此项功能。具体的，数据选择与派发控制单元30分别与并行数据采样单元20连接，具体是分别与第一并行寄存器组21和第二并行寄存器组22连接，用于将奇数路并行数据和偶数路并行数据转换为奇数路串行数据和偶数路串行数据；数据选择与派发控制单元30包括选择信号产生电路31、第一选择器MUX1和第一选择器MUX2；第一选择器MUX1的第一输入端与第一并行寄存器组21连接，第一选择器MUX1的第二输入端与第二并行寄存器组22连接，第一选择器MUX1的选择信号端与选择信号产生电路连接，第一选择器MUX1的输出端与第一串行寄存器40连接；第一选择器MUX2的第一输入端与第一并行寄存器组21连接，第一选择器MUX2的第二输入端与第二并行寄存器组22连接，第一选择器MUX2的选择信号端与选择信号产生电路连接，第一选择器MUX2的输出端与第二串行寄存器50连接。

请参阅图2和3，其中，选择信号产生电路31包括移位寄存器311、多个与门312和或门313；与门的数量与移位寄存器311中的寄存器的数量相同，移位寄存器311中的寄存器的触发端的输入第一时钟CLK_0，移位寄存器311中每一级的寄存器的输入端连接一个与门312的输出端，每一与门312的第一输入端输入数据使能信号，每一与门312的第二输入端连接移位寄存器中上一级寄存器的输出端，最后一个与门312的第一输入端与或门313的输出端连接，或门313的第一输入端输入数据使能信号，或门313的第二输入端，输入复位信号，移位寄存器寄存器的输出端连接第一选择器的选择信号端和第二选择器的选择信号端，输出一个周期频率为第二时钟CLK_180的循环移位有效选择信号SEL，再通过相应奇数路使能控制信号和偶数路使能控制信号，将每一路的并行数据按奇数位与偶数位的方式，分别送入到奇数路串行寄存器组与偶数路串行寄存器组中，从而将奇数路并行数据和偶数路并行数据转换为奇数路串行数据和偶数路串行数据。

请参阅图1、2和3，第一串行寄存器40和第二串行寄存器50与数据选择与派发控制单元30连接，分别用于暂存一位奇数路串行数据和一位偶数路串行数据；第一串行寄存器40的输入端与第一选择器MUX1的输出端连接，暂存一位奇数路串行数据，第一串行寄存器40的输出端与差分串行数据生成单元60连接，在后一位奇数路串行数据进入第一串行寄存器40时，将当前存储于第一串行寄存器40中的一位奇数路串行数据输出给差分串行数据生成单元60，同样，第二串行寄存器50的输入端与第一选择器MUX2的输出端连接，暂存一位偶数路串行数据，第二串行寄存器50的输出端与差分串行数据生成单元60连接，在后一位偶数路串行数据进入第二串行寄存器50时，将当前存储于第二串行寄存器50中的一位偶数路串行数据输出给差分串行数据生成单元60。

请参阅图4和5，差分串行数据生成单元60，分别与第一串行寄存器40和第二串行寄存器50连接，用于对奇数路串行数据和偶数路串行数据进行处理并生成差分串行数据。差分串行数据生成单元60包括第三选择器MUX3、第四选择器MUX4、第一反相器N1、第二反相器N2、第一前置寄存器61、第一后置寄存器62、第二前置寄存器63和第二后置寄存器64；第一前置寄存器61的输入端与第一串行寄存器40连接，第一前置寄存器61的输出端与第一后置寄存器62的输入端连接，第二前置寄存器63的输入端与第二串行寄存器50连接，第二前置寄存器63的输出端与第二后置寄存器64的输入端连接，第一前置寄存器61的触发端输入时钟，第一后置寄存器62输入第一时钟CLK_0，第二前置寄存器63的触发端和第二后置寄存器64的触发端均输入第二时钟CLK_180；第三选择器MUX3的第一输入端与第一后置寄存器62的输出端连接，第三选择器MUX3的第二输入端与第二后置寄存器64的输出端连接，第三选择器MUX3的控制端输入第一时钟CLK_0，第三选择器MUX3的输出端输出第一串行差分数据，第四选择器MUX4的第一输入端通过第一反相器N1与第一后置寄存器62的输出端连接，第四选择器MUX4的第二输入端通过第二反相器N2与第二后置寄存器64的输出端连接，第四选择器MUX4的控制端输入第一时钟CLK_0，第四选择器MUX4的输出端输出第二串行差分数据；其中，第一串行差分数据和第二串行差分数据组成串行差分数据。

对奇数路串行数据的处理：第一前置寄存器61的触发端的输入时钟为第二时钟CLK_180，第一后置寄存器62的触发端的输入时钟为第一时钟CLK_0，奇数路串行数据的一组数据通过这两级寄存器后进入第三选择器MUX3的第一输入端，奇数路串行数据的另一组数据经过第一反相器N1后进入第四选择器MUX4的第一输入端。

对偶数路串行数据的处理：第二前置寄存器63的触发端和第二后置寄存器64的触发端的输入时钟均为第二时钟CLK_180，偶数路数据通过这两级寄存器后一组数据进入数据第三选择器MUX3的第二输入端，另一组数据经过第二反相器N2后进入第四选择器MUX4的第二输入端；第三选择器MUX3的输出端的输出作为最终的串行数据TX，第四选择器MUX4的输出端的输出作为最终的串行数据NTX，组成串行差分数据。MUX0的输出作为最终的串行数据TX，MUX1的输出作为最终的串行数据NTX。巧妙的运用了第一时钟CLK_0和第二时钟CLK_180的相位互补特性，对奇偶路串行数据进行有效选择从而实现交替发送，达到高频输出的目的。结合第一时钟CLK_0和第二时钟CLK_180进行选择输出，有效的解决了差分信号的延时差异问题。

如图5所示，上述的第一时钟CLK_0和第二时钟CLK_180是采用锁相环10产生，第一时钟CLK_0和第二时钟CLK_180频率相同、相位相反，且第一时钟CLK_0和第二时钟CLK_180的频率为串行差分数据的频率的一半，具体而言，锁相环10根据差分串行数据生成单元60的输出信号得到第一时钟CLK_0和第二时钟CLK_180，利用锁相环10产生同频，相差为180度的两个输出时钟：根据输出的差分串行数据，产生两个相同频率，频率为输出的差分串行数据的频率的一半，而且相位相反的第一时钟CLK_0和第二时钟CLK_180，电路结构简单，易于实现，所使用的最高频率为差分串行数据的频率的一半，有效的降低了其内部设计的频率，从而降低了整个芯片的内部噪声。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种应用于高速接口物理层芯片的并串转换电路，其特征在于，包括：

锁相环，用于产生第一时钟和第二时钟，所述第一时钟和所述第二时钟频率相同、相位相反；

并行数据采样单元，用于对并行数据进行采样，生成奇数路并行数据和偶数路并行数据；

数据选择与派发控制单元，分别与所述并行数据采样单元连接，用于根据所述第一时钟和所述第二时钟将所述奇数路并行数据和所述偶数路并行数据转换为奇数路串行数据和所述偶数路串行数据；

第一串行寄存器和第二串行寄存器，与所述数据选择与派发控制单元连接，分别用于存储所述奇数路串行数据和所述偶数路串行数据；

差分串行数据生成单元，分别与所述第一串行寄存器和所述第二串行寄存器连接，用于根据第一时钟和第二时钟对所述奇数路串行数据和所述偶数路串行数据进行处理并生成差分串行数据；

所述并行数据采样单元包括第一并行寄存器组和第二并行寄存器组，所述第一并行寄存器组和所述第二并行寄存器组与所述并行数据采样单元连接，分别用于存储所述奇数路并行数据和所述偶数路并行数据。

2.如权利要求1所述应用于高速接口物理层芯片的并串转换电路，其特征在于，所述第一并行寄存器组中的寄存器的触发端输入时钟为所述并行数据的一半，所述第二并行寄存器组中的寄存器的触发端输入时钟为所述第一并行寄存器组中的寄存器的触发端输入时钟取反。

3.如权利要求1所述应用于高速接口物理层芯片的并串转换电路，其特征在于，所述数据选择与派发控制单元包括选择信号产生电路、第一选择器和第二选择器；

所述第一选择器的第一输入端与所述第一并行寄存器组连接，所述第一选择器的第二输入端与所述第二并行寄存器组连接，所述第一选择器的选择信号端与所述选择信号产生电路连接，所述第一选择器的输出端与所述第一串行寄存器连接；

所述第二选择器的第一输入端与所述第一并行寄存器组连接，所述第二选择器的第二输入端与所述第二并行寄存器组连接，所述第二选择器的选择信号端与所述选择信号产生电路连接，所述第二选择器的输出端与所述第二串行寄存器连接。

4.如权利要求3所述的应用于高速接口物理层芯片的并串转换电路，其特征在于，所述选择信号产生电路包括移位寄存器、多个与门和或门；

所述与门的数量与所述移位寄存器中的寄存器的数量相同，所述移位寄存器中的寄存器的触发端的输入第一时钟，所述移位寄存器中每一级的寄存器的输入端连接一个所述与门的输出端，每一所述与门的第一输入端输入数据使能信号，每一所述与门的第二输入端连接所述移位寄存器中上一级寄存器的输出端，最后一个所述与门的第一输入端与所述或门的输出端连接，所述或门的第一输入端输入数据使能信号，所述或门的第二输入端，输入复位信号，所述移位寄存器中的寄存器的输出端连接所述第一选择器的选择信号端和第二选择器的选择信号端。

5.如权利要求1所述的应用于高速接口物理层芯片的并串转换电路，其特征在于，所述差分串行数据生成单元包括第三选择器、第四选择器、第一反相器、第二反相器、第一前置寄存器、第一后置寄存器、第二前置寄存器和第二后置寄存器；

所述第一前置寄存器的输入端与所述第一串行寄存器连接，所述第一前置寄存器的输出端与所述第一后置寄存器的输入端连接，所述第二前置寄存器的输入端与所述第二串行寄存器连接，所述第二前置寄存器的输出端与所述第二后置寄存器的输入端连接，所述第一前置寄存器的触发端输入所述时钟，所述第一后置寄存器输入所述第一时钟，所述第二前置寄存器的触发端和所述第二后置寄存器的触发端均输入所述第二时钟；

所述第三选择器的第一输入端与所述第一后置寄存器的输出端连接，所述第三选择器的第二输入端与所述第二后置寄存器的输出端连接，所述第三选择器的控制端输入所述第一时钟，所述第三选择器的输出端输出第一串行差分数据，所述第四选择器的第一输入端通过第一反相器与所述第一后置寄存器的输出端连接，所述第四选择器的第二输入端通过第二反相器与所述第二后置寄存器的输出端连接，所述第四选择器的控制端输入所述第一时钟，所述第四选择器的输出端输出第二串行差分数据；

其中，所述第一串行差分数据和第二串行差分数据组成所述串行差分数据。

6.如权利要求1所述的应用于高速接口物理层芯片的并串转换电路，其特征在于，第一串行寄存器的输入端与第一选择器的输出端连接，暂存一位奇数路串行数据，第一串行寄存器的输出端与差分串行数据生成单元连接，第二串行寄存器的输入端与第二选择器的输出端连接，暂存一位偶数路串行数据，第二串行寄存器的输出端与差分串行数据生成单元连接。

7.如权利要求1所述的应用于高速接口物理层芯片的并串转换电路，其特征在于，所述第一并行寄存器组的数量与所述第二并行寄存器组的数量相同。

8.如权利要求1所述的应用于高速接口物理层芯片的并串转换电路，其特征在于，所述第一时钟的频率和所述第二时钟的频率均为所述差分串行数据的频率的一半。

9.一种应用于高速接口物理层芯片的并串转换装置，其特征在于，包括：如权利要求1至8任一项所述的并串转换电路。

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