CN101630959A - 串行/并列数据转换装置及方法 - Google Patents

Abstract

一种串行/并列数据转换装置及方法，利用延迟信号和三级的缓存器做串行数据到并列数据的转换，其中转换装置包括有一第一数据缓存器、一第二数据缓存器、一第三数据缓存器、一频率除频器及一延迟控制器。第一数据缓存器根据第一工作频率将串行数据存成并列数据。频率除频器对第一工作频率除频，以产生第二工作频率。第二数据缓存器根据第二工作频率的操作，从第一数据缓存器取得并列数据。延迟控制器用来延迟第二工作频率，以产生第三工作频率。第三数据缓存器根据第三工作频率，从第二数据缓存器取得并列数据。

Description

串行/并列数据转换装置及方法

技术领域

本发明涉及一种串行/并列数据转换装置及方法，尤指一种利用延迟信号和三级的缓存器(register)做串行数据到并列数据(serial toparallel)的转换装置及方法。

背景技术

参考图1，为传统串行/并列数据转换装置的电路方块示意图。在传统的串行/并列数据转换装置1中，串行数据转换成并列数据的电路设计方式大多采用移位缓存器10，其中，移位缓存器10包括多个正反器102。串行数据SD0-SD6受到高频(Mbps or Gbps)的串行工作频率serial_clk驱动，依序被存入移位缓存器10的正反器102中，并且同时被呈现在正反器102的输出端Q0-Q6。

配合图2，复参考图1，频率产生器11根据串行工作频率serial_clk产生一并列工作频率parallel_clk，其中，该些串行数据SD0～SD6连同最后一笔的串行数据SD7，受到并列工作频率parallel_clk的驱动，被存入移位缓存器10下一级的并列缓存器12中，并且同时被呈现在并列缓存器12的输出端Q0-Q7，而形成并列数据PD0～PD7。

然而，串行数据SD0-SD7到并列数据PD0-PD7的转换操作于高的频率，而过高的操作频率将让移位缓存器10下一级的并列缓存器12不容易实现其它逻辑运作，进而导致移位缓存器10与并列缓存器12之间没有逻辑运算，前述的并列缓存器12包括多个正反器122。同时，移位缓存器10送出的并列数据PD0-PD7仅能被存放在并列缓存器12，而无法继续再传递给并列缓存器12的下一级，因为没有多余的频率将并列缓存器12的数据往外送。

因此，串行数据SD0-SD7到并列数据PD0-PD7的转换，如果没有输入多余的串行工作频率serial_clk，将没有办法降低移位缓存器10下一级(并列缓存器12)的操作频率，移位缓存器10将造成频率过高，移位缓存器10与并列缓存器12将需要额外的频率。或者，造成并列数据PD0-PD7存放在并列缓存器12，而无法继续送给并列缓存器12的下一级。

发明内容

有鉴于此，本发明提供一种串行/并列数据转换装置及方法，其利用延迟信号(delay pulse)和三级的缓存器(register)做串行数据到同步并列数据转换(serial to parallel)，并且不需要输入额外的串行工作频率，而得以实现降低并列端(parallel terminal)的操作频率和完成数据转换。

本发明的串行/并列数据转换装置包括有：一第一数据缓存器、一第二数据缓存器、一第三数据缓存器、一频率除频器及一延迟控制器。其中，第一数据缓存器根据一第一工作频率，将一串行数据存成一并列数据。同时，频率除频器接收该第一工作频率，以及输出一第二工作频率。第二数据缓存器连接于第一数据缓存器与频率除频器，根据第二工作频率，以撷取该并列数据。延迟控制器连接于频率除频器，延迟第二工作频率，以及输出一第三工作频率。第三数据缓存器连接于第二数据缓存器与延迟控制器，根据第三工作频率，以撷取该并列数据。

本发明的转换方法在于，首先参考一第一工作频率，用以将一串行数据转换成一并列数据，并且，储存该并列数据于第一数据缓存器。接下来，进行第一工作频率的除频运算，用以产生一第二工作频率。然后，参考该第二工作频率用以撷取该并列数据，并且，储存该并列数据于第二数据缓存器。接着，进行该第二工作频率的延迟运算以产生一第三工作频率。最后，参考该第三工作频率用以撷取该并列数据，并且，储存该并列数据于第三数据缓存器。

综上所述，本发明利用频率除频器降低并列端(parallel terminal)的操作频率，另外借助延迟控制器提供的延迟信号完成数据转换，而不需要输入额外的串行工作频率。

以上的概述与接下来的详细说明皆为示范性质，是为了进一步说明本发明的保护范围。而有关本发明的其它目的与优点，将用后续的说明与附图加以阐述。

附图说明

图1为传统串行/并列数据转换装置的电路方块示意图；

图2为传统各信号的示意图；

图3为本发明串行/并列数据转换装置的电路方块示意图；

图4为本发明各信号的示意图；及

图5为本发明的转换方法流程示意图。

附图标记说明：

现有：

传统的串行/并列数据转换装置1

移位缓存器10

正反器102

串行数据SD0-SD7

并列数据PD0-PD7

频率产生器11

串行工作频率serial_clk

并列工作频率parallel_clk

并列缓存器12

正反器122

本发明：

转换装置2

第一数据缓存器20

第二数据缓存器22

第三数据缓存器24

频率除频器26

延迟控制器28

第一工作频率S1

第二工作频率S2

第三工作频率S3

串行数据SD0～SD7

并列数据PD0～PD7

第一正反器202

第二正反器222

第三正反器242

延迟时间Td

具体实施方式

请参阅图3，为本发明串行/并列数据转换装置的电路方块示意图，该转换装置2包括有一第一数据缓存器20、一第二数据缓存器22、一第三数据缓存器24、一频率除频器26及一延迟控制器28。其中，第一数据缓存器20根据一第一工作频率S1，将一串行数据SD0～SD7存成一并列数据PD0～PD7。同时，频率除频器26接收第一工作频率S1，以及输出一第二工作频率S2。第二数据缓存器22连接于第一数据缓存器20与频率除频器26，根据第二工作频率S2，以撷取该并列数据PD0～PD7。延迟控制器28连接于频率除频器26，延迟第二工作频率S2，以及输出一第三工作频率S3。第三数据缓存器24连接于第二数据缓存器22与延迟控制器28，根据第三工作频率S3，以撷取并列数据PD0～PD7，并且于第三数据缓存器24输出端呈现并列数据PD0～PD7。

复参阅图3，本发明以n位的并列数据输出作为实施的说明，第一数据缓存器20由n-1个第一正反器202组成为一位移缓存器；第二数据缓存器22由n个第二正反器222组成为一缓冲缓存器；第三数据缓存器24由n个第三正反器242组成为一并列缓存器，前述中n＝8，并且，第一正反器202、第二正反器222及第三正反器242为一D型正反器。

配合图3，参阅图4，为本发明各信号的示意图。其中，频率除频器26对第一工作频率S1进行除频操作，而将第一工作频率S1降为n倍频的第二工作频率S2输出。同时，延迟控制器28将第二工作频率S2进行延迟操作，进而产生第三工作频率S3，其中，第三工作频率S3延后第二工作频率S2一延迟时间Td。

同时，在第一数据缓存器20中，n-1个第一正反器202受控于第一工作频率S1的频率上升缘(rice edge)，而依序地储存串行数据SD0～SD6，并且呈现并列数据PD0～PD6于输出端Q0～Q6。其中，该些串行数据SD0～SD6连同第一工作频率S1的最后一串行数据SD7形成并列数据PD0～PD7。

另外，第二数据缓存器22中n-1个第二正反器222的输入端D0～D6并接于第一数据缓存器20中n-1个第一正反器202的输出端Q0～Q6，用以接收并列数据PD0～PD6，同时，第二数据缓存器22中未连接于第一数据缓存器20的输入端D7直接取得第一工作频率S1的最后一串行数据SD7。如此，第二数据缓存器22中n个第二正反器222受控于较第一工作频率S1低n倍频率的第二工作频率S2的频率上升缘(riceedge)，以撷取并列数据PD0～PD7，同时，该并列数据PD0～PD7会呈现于第二数据缓存器22的输出端Q0～Q7。

配合图3，参阅图4，第三数据缓存器24中n个第三正反器242的输入端D0～D7并接于第二数据缓存器22中n个第二正反器222的输出端Q0～Q7，用以接收并列数据PD0～PD7。如此，第三数据缓存器24中n个第三正反器242受控于第三工作频率S3的频率上升缘(riceedge)，以撷取并列数据PD0～PD7，并且，呈现该并列数据PD0～PD7于第三数据缓存器24的输出端Q0～Q7。

综上，本发明的转换装置2先利用第一工作频率S1和第一数据缓存器20来收集串行数据SD0～SD7。当串行资料SD0～SD7收集完成，频率除频器26依据第一工作频率S1，而产生第二工作频率S2，用以控制第一数据缓存器20的数据更新(update)到第二数据缓存器22，此时，串行数据SD0～SD7转换到并列数据PD0～PD7(serial to parallel)已完成。

另外，延迟控制器28考虑正反器工作时的建立时间(setup time)和保持时间(hold time)，适当地延迟第二工作频率S2一个延迟时间Td以产生第三工作频率S3。第三工作频率S3用来控制第三数据缓存器24，以撷取第二数据缓存器22输出的并列数据PD0～PD7。同时，第三工作频率S3有很充裕(margin)的时间对第二数据缓存器22输出的并列数据PD0～PD7做运算。

配合图3，请参阅图5，接下来说明本发明的转换方法。首先，依据第一工作频率S1的操作(频率上升缘)，而将串行数据转换成n位的并列数据(S100)，此时，并列数据被储存于第一数据缓存器20中，同时也呈现于第一数据缓存器20的输出端。接着，利用频率除频器26对第一工作频率S1进行频率的除频运算，以将第一工作频率S1降为n倍频的第二工作频率S2(S102)。然后，依据第二工作频率S22的操作(频率上升缘)，并列数据从第一数据缓存器20的输出端，被转送至第二数据缓存器22(S104)，同时也呈现于第二数据缓存器22的输出端。

另外，利用延迟控制器28对该第二工作频率S2进行延迟运算，以产生第三工作频率S3(106)。最后，依据第三工作频率S3的操作(频率上升缘)，并列数据从第二数据缓存器22的输出端，被转送至第三数据缓存器24(S108)，同时也呈现于第三数据缓存器24的输出端。

综上所述，本发明所提供的串行/并列数据转换装置2主要使用了频率除频器来降低并列端(parallel terminal)的操作频率，同时，借助延迟控制器提供的延迟信号，来完成并列数据的转换。因此，本发明利用延迟信号和三级的缓存器做串行数据到并列数据的转换，不需要额外的串行工作频率，同时，也得以实现降低并列端的操作频率和完成数据转换。

以上所述，仅为本发明最佳的具体实施例，但本发明的特征并不局限于此，任何本领域技术人员在本发明的领域内，可轻易思及的变化或修饰，皆可涵盖在本案的保护范围之内。

Claims (13)

1.一种串行/并列数据转换装置，其特征在于，包括：

一第一数据缓存器，根据一第一工作频率，将一串行数据存成一并列数据；

一频率除频器，接收该第一工作频率，以及对该第一工作频率除频以输出一第二工作频率；

一第二数据缓存器，连接于该第一数据缓存器与该频率除频器，该第二数据缓存器根据该第二工作频率，以撷取该并列数据；

一延迟控制器，连接于该频率除频器，该延迟控制器延迟该第二工作频率以输出一第三工作频率；及

一第三数据缓存器，连接于该第二数据缓存器与该延迟控制器，该第三数据缓存器根据该第三工作频率，以撷取该并列数据。

2.如权利要求1所述的串行/并列数据转换装置，其特征在于，该并列数据为一n位的并列数据，且该第一数据缓存器由n-1个第一正反器组成，其中n-1个第一正反器受控于该第一工作频率的频率上升缘，依序将该串行数据转成该并列数据。

3.如权利要求2所述的串行/并列数据转换装置，其特征在于，该第一正反器为一D型正反器。

4.如权利要求2所述的串行/并列数据转换装置，其特征在于，该频率除频器将该第一工作频率降为n倍频的该第二工作频率输出。

5.如权利要求4所述的串行/并列数据转换装置，其特征在于，该第二数据缓存器由n个第二正反器组成，并且，n-1个第二正反器的输入端并接于n-1个第一正反器的输出端，其中n个第二正反器受控于该第二工作频率的频率上升缘，以撷取该并列数据。

6.如权利要求5所述的串行/并列数据转换装置，其特征在于，该第二正反器为一D型正反器。

7.如权利要求5所述的串行/并列数据转换装置，其特征在于，该第三数据缓存器由n个第三正反器组成，并且，n个第三正反器的输入端并接于n个第二正反器的输出端，其中n个第三正反器受控于该第三工作频率的频率上升缘，以撷取该并列数据。

8.如权利要求7所述的串行/并列数据转换装置，其特征在于，该第三正反器为一D型正反器。

9.一种串行/并列数据转换方法，其特征在于，包括：

参考一第一工作频率，将一串行数据转换成一并列数据，并且，储存该并列数据于一第一数据缓存器；

进行该第一工作频率的除频运算，以产生一第二工作频率；

参考该第二工作频率，用以撷取该并列数据，并且，储存该并列数据于一第二数据缓存器；

进行该第二工作频率的延迟运算，以产生一第三工作频率；及

参考该第三工作频率，用以撷取该并列数据，并且，储存该并列数据于一第三数据缓存器。

10.如权利要求9所述的串行/并列数据转换方法，其特征在于，该并列数据为一n位的并列数据。

11.如权利要求10所述的串行/并列数据转换方法，其特征在于，将该串行数据转成该并列数据的步骤，参考该第一工作频率的频率上升缘。

12.如权利要求10所述的串行/并列数据转换方法，其特征在于，撷取该并列数据的步骤，参考该第二工作频率或第三工作频率的频率上升缘。

13.如权利要求10所述的串行/并列数据转换方法，其特征在于，除频运算的步骤，将该第一工作频率降为n倍频的该第二工作频率输出。

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