JP6826545B2 - シリアルデータストリームを処理するための装置 - Google Patents
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- 判定フィードバックイコライザ(DFE)回路であって、
入力データを受信する入力端子と、
第1の等化経路及び第2の等化経路であって、
前記第1の等化経路と前記第2の等化経路との各々が、
前記入力端子で受信される入力データを受信するために前記入力端子に結合される加算ノードと、
前記加算ノードから受信されるデータをラッチする第1の同期化ラッチと、
前記第1の同期化ラッチから受信されるデータをラッチする第2の同期化ラッチと、
前記第1の同期化ラッチの出力に結合され、前記第1の同期化ラッチから出力されるデータをラッチしてフィードバックデータを出力するフィードバックラッチと、
前記第2の同期化ラッチと前記フィードバックラッチとの一方の出力に結合されるフィードバックシフトレジスタであって、フィードバックデータを出力し、複数の順次に結合されるシフトラッチを含み、前記シフトラッチの第1のシフトラッチが、前記フィードバックデータをラッチし、データを前記加算ノードに提供するように構成され、前記シフトラッチの第2のシフトラッチが、前記シフトラッチの第1のシフトラッチから受信されるデータをラッチするように構成される、前記フィードバックシフトレジスタと、
を含む、前記第1の等化経路及び第2の等化経路と、
各等化経路の前記第2の同期化ラッチに結合されるマルチプレクサと、
を含み、
前記第1の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの第2のシフトラッチとが、データを前記第2の等化経路の前記加算ノードに提供し、
前記第2の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの第2のシフトラッチとが、データを前記第1の等化経路の前記加算ノードに提供し、
前記第1の等化経路において、
前記第1の同期化ラッチが、前記入力端子において受信される前記入力データの記号インタバル時間の2倍である期間を有する第1のクロックによりクロックされ、
前記第2の同期化ラッチが、前記第1のクロックの反転である第2のクロックによりクロックされ、
前記フィードバックラッチが、前記第1のクロックの直交位相シフトされたバージョンである第3のクロック信号によりクロックされ、
前記シフトラッチの第1のシフトラッチが、前記第3のクロックの反転である第4のクロックによりクロックされ、
前記第2の等化経路において、
前記第1の同期化ラッチが前記第2のクロックによりクロックされ、
前記第2の同期化ラッチが前記第1のクロックによりクロックされ、
前記フィードバックラッチが前記第4のクロックによりクロックされ、
前記フィードバックシフトレジスタが前記第3のクロックによりクロックされ、
前記シフトラッチの第1のシフトラッチが、前記第1のクロックに基づいて、各等化経路の前記第2の同期化ラッチから受信されるデータを前記DFE回路の出力に選択的に配路する、DFE回路。 - 請求項1に記載のDFE回路であって、
前記第1の等化経路及び第2の等化経路の各々において、
前記シフトラッチの第3のシフトラッチが、前記シフトラッチの第2のシフトラッチから受信されるデータをラッチし、データを前記等化経路の前記加算ノードに提供し、
前記シフトレジスタの第4のシフトレジスタが、前記シフトラッチの第3のシフトラッチから受信されるデータをラッチし、前記第1及び第2の等化経路の他方の前記加算ノードにデータを提供する、DFE回路。 - 請求項1に記載のDFE回路であって、
前記第1の等化経路及び第2の等化経路の各々が、前記第2の同期化ラッチと前記マルチプレクサとの間に結合される第3の同期化ラッチを更に含み、
前記マルチプレクサが、前記第1のクロックに基づいて、各等化経路の前記第3の同期化ラッチから受信されるデータを前記DFE回路の出力に選択的に配路する、DFE回路。 - 請求項1に記載のDFE回路であって、
前記第1の等化経路及び第2の等化経路の各々において、前記シフトラッチの各連続的なシフトラッチが、前記シフトラッチの直前のシフトラッチに印加されるクロック信号の反転であるクロック信号によりクロックされる、DFE回路。 - 直列化器/反直列化器(SERDES)回路であって、
並列データを受信する並列入力端子と、
直列化データを出力する直列出力端子と、
直列データを受信する直列入力端子と、
反直列化データを出力する並列出力端子と、
前記直列入力端子で受信される直列入力データを反直列化し、前記並列出力端子に反直列化データを提供する反直列化回路要素であって、判定フィードバック等化器(DFE)回路要素を含む、前記反直列化回路要素と、
を含み、
前記DFE回路要素が、マルチプレクサと第1の等化経路及び第2の等化経路とを含み、前記第1の等化経路及び第2の等化経路の各々が、
前記直列入力端子から直列データを受信する加算ノードと、
前記加算ノードから受信されるデータをラッチする第1の同期化ラッチと、
前記第1の同期化ラッチから受信されるデータをラッチする第2の同期化ラッチと、
前記第1の同期化ラッチの出力に結合され、前記第1の同期化ラッチから出力される出力データをラッチし、フィードバックデータを出力するフィードバックラッチと、
前記第2の同期化ラッチと前記フィードバックラッチとの一方の出力に結合され、フィードバックデータを出力し、複数の順次に結合されるシフトラッチを含む、フィードバックシフトレジスタと、
を含み、
前記シフトラッチの第1のシフトラッチが、前記フィードバックデータをラッチしてデータを前記加算ノードに提供するように動作可能であり、前記シフトラッチの第2のシフトラッチが、前記シフトラッチの第1のシフトラッチから受信されるデータをラッチするように動作可能であり、
前記第1の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの第2のシフトラッチとが前記第2の等化経路の加算ノードにデータを提供し、
前記第2の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの第2のシフトラッチとが前記第1の等化経路の加算ノードにデータを提供し、
前記第1の等化経路において、
前記第1の同期化ラッチが、前記直列入力端子で受信される前記直列入力データの符号インタバル時間の2倍の期間を有する第1のクロックによってクロックされ、
前記第2の同期化ラッチが、前記第1のクロックの反転である第2のクロックによってクロックされ、
前記フィードバックラッチが、前記第1のクロックの直交位相シフトされたバージョンである第3のクロックによってクロックされ、
前記シフトラッチの第1のシフトラッチが、前記第3のクロックの反転である第4のクロックによってクロックされ、
前記第2の等化経路において、
前記第1の同期化ラッチが前記第2のクロックによってクロックされ、
前記第2の同期化ラッチが前記第1のクロックによってクロックされ、
前記フィードバックラッチが前記第4のクロックによってクロックされ、
前記シフトラッチの第1のシフトラッチが前記第3のクロックによってクロックされ、
前記マルチプレクサが、各等化経路の前記第2の同期化ラッチに結合され、前記第1のクロックに基づいて、各等化経路の前記第2の同期化ラッチから受信されるデータを前記並列出力端子に選択的に配路する、SERDES回路。 - 請求項5に記載のSERDES回路であって、
前記第1の等化経路及び第2の等化経路の各々において、
前記シフトラッチの第3のシフトラッチが、前記シフトラッチの第2のシフトラッチから受信されるデータをラッチし、前記等化経路の加算ノードにデータを供給し、
前記シフトラッチの第4のシフトラッチが、前記シフトラッチの第3のシフトラッチから受信されるデータをラッチし、前記第1及び第2の等化経路の他方の加算ノードにデータを提供する、SERDES回路。 - 請求項5に記載のSERDES回路であって、
前記第1の等化経路及び第2の等化経路の各々が、第2の同期化ラッチと前記マルチプレクサとの間に結合される第3の同期化ラッチを更に含み、
前記マルチプレクサが、前記第1のクロックに基づいて、各等化経路の前記第3の同期化ラッチから受信されるデータを前記並列出力端子に選択的に配路するように動作可能である、SERDES回路。 - 請求項5に記載のSERDES回路であって、
前記第1の等化経路及び第2の等化経路の各々において、前記シフトラッチの各連続するラッチが、前記シフトラッチのすぐ隣の先行するラッチに印加されるクロック信号の反転であるクロック信号によってクロックされる、SERDES回路。
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