CN1037225A - 新颖的动态加法器 - Google Patents

Abstract

一种新颖的运算数据动态加法器。

本发明的动态加法器电路，设有两个整形器，把 A、B端输入的脉冲信号变为脉冲宽度相同的信号， 然后根据“与”的逻辑关系和“或”的逻辑关系组成两 个计数脉冲发生***，最后将这两个***产生的计数 脉冲相加，作为动态加法器输出。

本电路取消了锁存器，采用在动态中直接把各路 脉冲信号相加，因而具有动态误差小，功耗低，价格低 廉等优点。

Description

一种新颖的运算数据动态加法器。

在国内外电路设计中，多路脉冲信号累加计数***，只有用锁存器将各路脉冲信号锁存后，才能进行运算。因此，电路中所用器件多，功耗大，体积也大。而且在某些情况下，动态误差较大。

本发明的动态加法器，突破了传统的电路设计，取消了锁存器，采用在动态中直接把各路脉冲信号相加，因而具有动态误差小，并可以把常规电路中所用的25块集成电路减少到5块。因此，相应的电路功耗、体积价格也降为原来的1/5左右。

本电路系设置了两个整形器，把A、B端输入的脉冲信号变为脉冲宽度相同的信号（如附图A），然后根据“与”的逻辑关系和“或”的逻辑关系组成两个计数脉冲发生***，最后将这两个***产生的计数脉冲相加，作为动态加法器输出。

附图中：D₁、D₂、D₃、D₄、D₅均为单稳触发器，稳态时Q为0， Q为1;D₁、D₂为输入脉冲整形器，把A、B端输入的不规则脉冲变为标准的脉冲波形，脉冲宽度为T;D₃为计数脉冲发生器，脉冲宽度为1.1T;D₄为复盖脉冲发生器，脉冲宽度为1.2T，比D₃的脉冲宽度长0.1T;D₅亦为计数脉冲发生器，受D₄输出脉冲的下降沿触发翻转（D₁-D₄均受触发脉冲的上开沿触发翻转）。

在一个运算周期内，本电路A、B端输入的脉冲有三种可能：

（1）当A、B端同时输入脉冲时，G₁的输出变为1，此时D₅和D₄的 Q端仍为1，G₂的输出也变为1;当D₂受此脉冲上开沿的触发而发生翻转，QD₂输出一个计数脉冲，在此脉冲期间， QD₃变为0，并使G₂输出为0。由于A、B端同时输入脉冲，G₃的输出也变为1;当D₄受到该脉冲的上开沿触发也产生翻转， QD₄变为0，输出一个复盖脉冲并将G₂锁住，在此脉冲期间， QD₃变为1。但G₂的输出由于 QD₄的控制仍为0，与此同时QD₄端也变为1，并且该脉冲的下降沿触发D₅。D₅翻转后输出一个计数脉冲，这样，在一个运算周期时间内，A、B端同时输入脉冲后，动态加法器就输出QD₃、QD₅两个计数脉冲。须指出，当A、B端同时输入脉冲时，由于G₁、G₂导通的时间比G₃导通和D₄翻转所需时间短，所以能保证在D₄的 QD₄端变为0之前，G₂已输出1，并将D₅触发翻转，输出一个计数脉冲。

（2）A先于B输入（或B先于A输入），则G₁输出1，触发D₃输出一个计数脉冲。当B端脉冲出现后，如果A脉冲产生的标准脉冲QD₁没有结束，则G₃两输入端同时为1，输出端变为1，并触发D₄、D₅输出一个计数脉冲，这和第①情况相同。当B脉冲出现时，A脉冲也结束（G₁输出已变为0），那么，G₁输出端就会再次变为1，并触发D₃输出一个计数脉冲，而G₃则始终为0。

（3）A的下降沿与B的上开沿同时输入（或B的下降沿与A的上开沿同时输入），由于本电路设置了D₁、D₂整形器，并且经整形后的脉冲宽度远远小于A、B端输入的脉宽，在此情况下，A脉冲的下降沿与B脉冲的上开沿同时出现时，经D₁、D₂整形后，变成两个间隔较大的标准脉冲，这和第（2）的第二种情况相同。须指出，若当A、B两脉冲经D₁、D₂产生的标准脉冲发生重叠的情况。此时，G₁输出1，G₂也变为1，D₃输出一个计数脉冲。如果由于D₁、D₂产生的标准脉冲重叠，则G₃变为1，并触发D₄、D₅输出一个计数脉冲。在此时间，D₄的 QD₄端变为O将G₂锁住，使D₃不再受到触发;如果A、B端脉冲经D、D₂产生的标准脉冲重叠时间很短，或有一微小间隔，D₄未能翻转， QD₄仍为1，则在D₃产生的计数脉冲结束后，D₃的 QD₃端变为1，G₂再次变为1，并触发D₃输出一个计数脉冲，由于D₃的脉冲宽度为标准脉冲宽度的1.1倍，所以在A、B两个脉冲出现的期间内，D₃最多只能被触发两次。

若本电路使用TTL器件时，计数频率可达5MH 。如果D₃、D₄、D₅脉冲宽度相同，称为T。而D₁、D₂的标准脉冲宽度为0.8-1.5T。这样，即使在A、B端输入脉冲有少量重叠，G₁、G₂同时变为1也没有关系，因为在这种情况下，D₃产生的第二个计数脉冲和D₅产生的计数脉冲在时间上是基本重合的。所以，从G₄的输出端看去，在一个运算周期内，动态加法器至多只能输出二个计数脉冲，绝不会造成计数误差（附图B所示）。

本电路已成功地用于SS-A数粒仪，其产品性能达到国际先进水平。

本电路适用于计算机控制、数据采集及各种仪器仪表，对提高社会效益和经济效益起显著作用。若将此电路制成专用集成块，则体积、功耗等还会大幅度降低。

Claims (4)

1、本发明的一种新颖的运算数据动态加法器，其特征是，取消了锁存器，采用在动态中直接把各路脉冲信号相加，因而具有动态误差小，并可以把常规电路中所用的25块集成电路减少到5块，因此，相应的电路功耗、体积价格也降为原来的1/5左右。

2、根据权利要求1所述的动态加法器，其特征是，电路系采用两个整形器，把A、B端输入的脉冲信号变为脉冲宽度相同的信号，然后根据“与”的逻辑关系和“或”的逻辑关系组成两个计数脉冲发生***，最后将这两个***产生的计数脉冲相加。作为动态加法器输出。

3、根据权利要求1所述的动态加法器，其特征是，D₁、D₂、D₃、D₄、D₅均为单稳触发器，稳态时Q端为0， Q为1;D₁、D₂为输入脉冲整形器，把A、B端输入的不规则脉冲变为标准的脉冲波形，脉冲宽度为T;D₂为计数脉冲发生器，脉冲宽度为1.1T;D₄为复盖脉冲发生器，脉冲宽度为1.2T，比D₃的脉冲宽度长0.1T;D₅为计数脉冲发生器，受D₄输出脉冲的下降沿触发翻转，D₁-D₄均受触发脉冲的上开沿触发翻转。

4、根据权利要求1、2所述的动态加法器，其特征是，若本电路使用TTL器件时，计数频率可达5MHz。如果D₃、D₄、D₅脉冲宽度相同，称为T。而D₁、D₂的标准脉冲宽度为0.8-1.5T。