CN110083563B - 一种基于循环优先级实现公平仲裁的仲裁电路 - Google Patents

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CN110083563B CN201910255693.1A CN201910255693A CN110083563B CN 110083563 B CN110083563 B CN 110083563B CN 201910255693 A CN201910255693 A CN 201910255693A CN 110083563 B CN110083563 B CN 110083563B
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Abstract

本发明公开了一种基于循环优先级实现公平仲裁的仲裁电路，属于集成电路技术领域，由若干个仲裁单元构成，所述仲裁单元包括优先级选择单元、请求产生单元及应答产生单元，该电路通过引入计数器，利用计数器交替产生0和1的特点，判断出了奇偶次冲突，并利用输出结果控制强制拉高或拉低以干扰RS触发器的亚稳态，使整个电路的延时降低。同时两个开关同时作用确保了电路的稳定性，双向确保了亚稳态性被干扰，不会出现结果不定的情况，极大地增强了电路的鲁棒性。整体电路减少了门级电路的个数，减少了延时模块的使用，极大地降低了功耗，减少了延迟，减少了电路面积，实现了低功耗，少延迟，面积小性能稳定的公平仲裁电路。

Description

一种基于循环优先级实现公平仲裁的仲裁电路
技术领域
本发明属于集成电路技术领域，具体涉及一种基于循环优先级实现公平仲裁的仲裁电路。
背景技术
随着集成电路的不断发展，集成度提高，电路扩大，传统同步电路由时钟信号带来的时钟偏移，信号延迟，功耗大等问题不断凸显。异步的电路的优势逐渐体现出来，异步电路中各个***由于无法参照时钟信号进行工作，各模块之间常常通过握手完成。
异步电路中通常会出现多个事件同时请求的情况，这个时候需要一种公平的仲裁方式来实现公平仲裁。参考总线仲裁中的循环优先级判别法，如图1所示，其中的优先级是动态分配的，每个请求得到应答的几率是相同的，进而实现公平仲裁。
现有的仲裁电路如图2所示，(专利号201710347888.X,双优先级控制型公平仲裁器)两个请求信号～req0和～req1到来后，通过延迟单元产生d_req0和d_req0，再经过延迟单元和反相器产生～r0和～r0，再通过逻辑运算产生～c0和～c1及cp。之后的逻辑运算都有这些延迟后产生的信号参与。这个电路实现公平仲裁的核心原理是由产生的cp来生成奇数次冲突脉冲_odd和偶数次冲突脉冲ps_even来干扰双稳态电路，进而实现公平仲裁。
以上结构的缺点比较明显。第一，参与最后实现反馈的逻辑电路都有延迟后的信号参与，当多个仲裁单元链接在一起构成仲裁树的时候，会造成非常大的延迟。第二，由产生的脉冲进行干扰及其不稳定，要保证脉冲的宽度还要精确控制脉冲到来的时间，这对工艺有很高的要求，鲁棒性和抗干扰能力较差。
发明内容
为了克服现有技术的缺点，如电路复杂耗面积，延迟大影响仲裁结果，鲁棒性低等，本发明提出了一种基于循环优先级实现公平仲裁的仲裁电路。
本发明通过如下技术方案实现：
一种基于循环优先级实现公平仲裁的仲裁电路，由若干个仲裁单元构成，如图3所示，所述仲裁单元包括优先级选择单元、请求产生单元及应答产生单元；
所述优先级选择单元，如图4所示，包括或非门构成的RS触发器及一位计数器，所述RS触发器(如图5所示)由两个或非门构成，当输入信号
Figure GDA0002089827340000021
和
Figure GDA0002089827340000022
在不同时刻到来时，
Figure GDA0002089827340000023
和
Figure GDA0002089827340000024
分别与RS触发器的R端和S端接入，输出低电平有效的信号q0和q1；所述一位计数器(如图6所示)由一个下降沿触发的D触发器和全加器组成，全加器的进位输入(ci)和进位输出(co)均接地，输入A端接高电平1，输入B端接D触发器的输出Q，输出端SUM接触发器D端，复位信号
Figure GDA0002089827340000025
接入D触发器的复位端；当输入信号
Figure GDA0002089827340000026
和
Figure GDA0002089827340000027
在同时刻到来时，
Figure GDA0002089827340000028
和
Figure GDA0002089827340000029
通过一个两输入的与门后作为D触发器的时钟输入
Figure GDA00020898273400000210
D触发器的输出端分别通过一组mos管接到RS触发器的输出q0和q1上；D触发器的输出信号Q和
Figure GDA00020898273400000211
交替变动，控制交替产生低电平有效的q0和q1作为输出传递给应答产生单元；其中，q0有效表示该轮仲裁输入
Figure GDA00020898273400000212
享有优先级，q1有效表示该轮仲裁输入
Figure GDA00020898273400000213
享有优先级；
所述请求产生单元，用于产生请求信号，如图7所示，输入信号
Figure GDA00020898273400000214
和
Figure GDA00020898273400000215
通过一个二输入与门产生请求信号
Figure GDA00020898273400000216
有一个输入信号为0(有效)，便产生一个请求信号
Figure GDA00020898273400000217
(低电平)；两个输入信号
Figure GDA00020898273400000218
和
Figure GDA00020898273400000219
都为0(有效)时，同样产生有效的请求信号
Figure GDA00020898273400000220
(低电平)；
所述应答产生单元根据请求产生单元产生的请求信号
Figure GDA00020898273400000221
及优先级选择单元的输出信号q0、q1，产生应答信号
Figure GDA00020898273400000222
或
Figure GDA00020898273400000223
进一步地，所述仲裁电路(如图11所示)是2n-1个仲裁单元组成的n层二叉树形状结构；每一个仲裁单元完成对于本层两个请求的仲裁工作，产生一个上一层的请求信号，并在接收到上层返回的应答信号后，按照仲裁的顺序将应答信号返回到下一层仲裁单元中，树状公平仲裁电路的顶层及底层单元会产生的请求信号传输到外部电路，并且接受外部电路返回的应答信号，向下层进行传递。
进一步地，所述应答产生单元，用于产生应答信号，如图8所示，由两个三输入或门构成，两个或门的输入分别为
Figure GDA00020898273400000224
q0及
Figure GDA00020898273400000225
q1，所述
Figure GDA00020898273400000226
由请求产生单元产生的请求信号
Figure GDA00020898273400000227
经过两级反相器延时后生成，当或门的输入均为低电平时，产生有效的应答信号
Figure GDA00020898273400000228
或
Figure GDA00020898273400000229
本发明的一种基于循环优先级实现公平仲裁的仲裁电路的原理如下：
起始时刻，一位计数器的D触发器被复位，当输入信号
Figure GDA0002089827340000031
和
Figure GDA0002089827340000032
在不同时刻到来时，RS触发器正常工作不受干扰，根据输入信号决定q0和q1的值；当
Figure GDA0002089827340000033
和
Figure GDA0002089827340000034
在同时刻到来时，通过与门产生一个低电平信号作为D触发器的时钟输入，产生第一次冲突时，计数器的输出信号Q(switch0)变为1，
Figure GDA0002089827340000035
(switch1)变为0，每个时钟下降沿计1次数，随着第2次、第3次、第4次…冲突到来，计数器不断开始计数，计数器输出信号Q(switch0)发生0、1、0、1、...交替变动，
Figure GDA0002089827340000036
(switch1)发生1、0、1、0、...交替变动，控制交替产生低电平有效的q0和q1作为输出传递给应答产生单元；冲突仲裁下，q0有效表示该轮仲裁输入
Figure GDA0002089827340000037
享有优先级，q1有效表示该轮仲裁输入
Figure GDA0002089827340000038
享有优先级。把Q和
Figure GDA0002089827340000039
看成开关switch0和switch1，当switch0＝0，switch1＝1时，q1由于上拉作用被置成1，q0由于下拉作用被置成0；当switch0＝1，switch1＝0时，q1由于上拉作用被置成0，q0由于下拉作用被置成1。这样做的意义是当
Figure GDA00020898273400000310
和
Figure GDA00020898273400000311
同时到来时，Q在0和1之间不断反转，由于switch0和switch1的干扰作用，q0和q1被拉低或拉高的几率各为百分之五十。结合后续电路的逻辑，保证了每个请求信号获得应答的概率是一样的，进而实现了公平仲裁。
与现有技术相比，本发明的优点如下：
本发明基于循环优先级实现公平仲裁，替代了用引入延时计数的方法判断奇偶冲突，该发明通过引入一个一位计数器的方法，利用计数器交替产生0和1的特点，判断出了奇偶次冲突，并利用输出结果控制强制拉高或拉低以干扰RS触发器的亚稳态，使得整个电路的延时大大降低。
同时两个开关同时作用确保了电路的稳定性，双向确保了亚稳态性被干扰，不会出现结果不定的情况，极大地增强了电路的鲁棒性。
整体电路减少了门级电路的个数，减少了延时模块的使用，极大地降低了功耗，减少了延迟，减少了电路面积，实现了低功耗，少延迟，面积小性能稳定的公平仲裁电路。
附图说明
图1为本发明的一种基于循环优先级实现公平仲裁的仲裁电路的循环优先级工作流程图；
图2现有仲裁单元，其中,(a)基本结构示意图,(b)预选部分电结构,(c)仲裁部分电路结构,(d)应答部分电路结构,(e)请求传输部分电路结构；
图3为本发明的一种基于循环优先级实现公平仲裁的仲裁电路的仲裁单元电路的示意图；
图4为本发明的一种基于循环优先级实现公平仲裁的仲裁电路的优先级选择单元的示意图；
图5为本发明的一种基于循环优先级实现公平仲裁的仲裁电路的或非门构成的RS触发器的示意图；
图6为本发明的一种基于循环优先级实现公平仲裁的仲裁电路的一位计数器的示意图；
图7为本发明的一种基于循环优先级实现公平仲裁的仲裁电路的请求产生单元的示意图；
图8为本发明的一种基于循环优先级实现公平仲裁的仲裁电路的应答产生单元的示意图；
图9为本发明的一种基于循环优先级实现公平仲裁的仲裁单元的工作时序图；
图10由公平仲裁单元构成的的2阶公平仲裁电路的示意图；
图11由公平仲裁单元构成的n阶公平仲裁电路的示意图。
具体实施方式
下面结合附图对本发明做进一步地说明。
实施例1：
一种基于循环优先级实现公平仲裁的仲裁电路，由若干个仲裁单元构成，如图3所示，所述仲裁单元包括优先级选择单元、请求产生单元及应答产生单元；
所述优先级选择单元，如图4所示，由或非门构成的RS触发器及一位计数器组成，所述RS触发器(如图5所示)由两个或非门构成，当输入信号
Figure GDA0002089827340000041
和
Figure GDA0002089827340000042
在不同时刻到来时，
Figure GDA0002089827340000043
和
Figure GDA0002089827340000044
分别与RS触发器的R端和S端接入，输出低电平有效的信号q0和q1；所述一位计数器(如图6所示)由一个下降沿触发的D触发器和全加器组成，全加器的进位输入(ci)和进位输出(co)均接地，输入A端接高电平1，输入B端接D触发器的输出Q，输出端SUM接触发器D端，复位信号
Figure GDA0002089827340000045
接入D触发器的复位端；当输入信号
Figure GDA0002089827340000046
和
Figure GDA0002089827340000047
在同时刻到来时，
Figure GDA0002089827340000048
和
Figure GDA0002089827340000049
通过一个两输入的与门后作为D触发器的时钟输入
Figure GDA00020898273400000410
把D触发器的输出信号Q作为switch0，
Figure GDA00020898273400000411
作为switch1，switch0和switch1分别通过一组mos管接到RS触发器的输出q0和q1上；其中，switch表示控制开关；计数器的输出信号Q和
Figure GDA0002089827340000051
交替变动，控制交替产生低电平有效的q0和q1作为输出传递给应答产生单元，其中，q0有效表示该轮仲裁输入
Figure GDA0002089827340000052
享有优先级，q1有效表示该轮仲裁输入
Figure GDA0002089827340000053
享有优先级；
所述请求产生单元，用于产生请求信号，如图7所示，输入信号
Figure GDA0002089827340000054
和
Figure GDA0002089827340000055
通过一个二输入与门产生请求信号
Figure GDA0002089827340000056
有一个输入信号为0(有效)，便产生一个请求信号
Figure GDA0002089827340000057
(低电平)；两个输入信号
Figure GDA0002089827340000058
和
Figure GDA0002089827340000059
都为0(有效)时，同样产生有效的请求信号
Figure GDA00020898273400000510
(低电平)；
所述应答产生单元根据请求产生单元产生的请求信号
Figure GDA00020898273400000511
及优先级选择单元的输出信号q0、q1，产生应答信号
Figure GDA00020898273400000512
或
Figure GDA00020898273400000513
进一步地，所述应答产生单元，用于产生应答信号，如图8所示，由两个三输入或门构成，两个或门的输入分别为
Figure GDA00020898273400000514
q0及
Figure GDA00020898273400000515
q1，所述
Figure GDA00020898273400000516
由请求产生单元产生的请求信号
Figure GDA00020898273400000517
经过两级反相器延时后生成，当或门的输入均为低电平时，产生有效的应答信号
Figure GDA00020898273400000518
或
Figure GDA00020898273400000519
所述优先级选择单元，如图4所示，当输入信号
Figure GDA00020898273400000520
和
Figure GDA00020898273400000521
在不同时刻到来时，输入信号
Figure GDA00020898273400000522
和
Figure GDA00020898273400000523
分别从RS触发器的R端和S端接入，该RS触发器是一个双稳态器件且输入端低电平有效；若输入信号
Figure GDA00020898273400000524
为0，
Figure GDA00020898273400000525
为1，则输出信号q0为0，输出信号q1为1，若输入信号
Figure GDA00020898273400000526
为1，
Figure GDA00020898273400000527
为0，则输出信号q0为1，输出信号q1为0；此时该单元不进行优先级选择，做常规判断。若输入信号
Figure GDA00020898273400000528
和
Figure GDA00020898273400000529
同时为低电平则RS触发器件进入不确定状态，此时输出信号q0和q1的值由后面的开关switch0(Q)和switch1
Figure GDA00020898273400000530
决定；switch0和switch1可通过两组mos管产生上拉或下拉的作用来控制亚稳态下RS触发器的输出q0和q1的值。switch0可以对前端RS触发器的结果q0起到强制上拉或下拉的作用，switch1可以对前端RS触发器的结果q1起到强制上拉或下拉的作用，switch0和switch1的结果总是互斥的，q0和q1也总是互斥的，保证了冲突时只有一个输入有效，当产生第一次冲突时，计数器的输出Q(switch0)变为1，
Figure GDA00020898273400000531
(switch1)变为0，随着第2次、第3次、第4次…冲突到来，计数器不断开始计数。计数器输出Q(switch0)发生0、1、0、1、...交替变动，
Figure GDA00020898273400000532
(switch1)发生1、0、1、0、...交替变动。控制交替产生低电平有效的q0和q1作为输出传递给应答产生单元(图8)。冲突冲裁下，q0有效表示该轮仲裁输入
Figure GDA00020898273400000533
享有优先级，q1有效表示该轮仲裁输入
Figure GDA00020898273400000534
享有优先级。
基于循环优先级的仲裁电路的工作时序图如图9所示。发生第一次冲突时，虽然
Figure GDA0002089827340000061
和
Figure GDA0002089827340000062
同时到来，但
Figure GDA0002089827340000063
优先级更高，所以
Figure GDA0002089827340000064
有效。下一个时间节点
Figure GDA0002089827340000065
先到来，
Figure GDA0002089827340000066
后到来，不发生冲突，仲裁电路正常判断，
Figure GDA0002089827340000067
有效。之后第二次冲突到来，
Figure GDA0002089827340000068
和
Figure GDA0002089827340000069
同时发生，此时由于优先级选择单元的重新选择，
Figure GDA00020898273400000610
有更高的优先级，所以
Figure GDA00020898273400000611
有效。再次发起仲裁时会重复这个过程，进而实现循环优先级达成公平仲裁。
具体地，如图9所示，在
Figure GDA00020898273400000612
被拉高后，电路进入正常工作状态，初始时
Figure GDA00020898273400000613
和
Figure GDA00020898273400000614
都为1，随后进入第一次冲突，
Figure GDA00020898273400000615
和
Figure GDA00020898273400000616
为0处于有效状态。此时触发了请求单元(图7)，请求单元由一个与门构成，
Figure GDA00020898273400000617
和
Figure GDA00020898273400000618
作为输入信号，只要有一个输入信号为0.输出
Figure GDA00020898273400000619
即为有效，
Figure GDA00020898273400000620
经过两个反向器延时后返回
Figure GDA00020898273400000621
由于
Figure GDA00020898273400000622
和
Figure GDA00020898273400000623
同时为0，一位计数器(图6)开始计数，此时Q为0，
Figure GDA00020898273400000624
为1，这使得switch0为0，switch1为1。由于
Figure GDA00020898273400000625
和
Figure GDA00020898273400000626
同时变为0，这使得RS触发器(图5)进入亚稳态，无法给出确定的q0和q1，但是由于switch0和switch1可以控制两组mos管强制上拉或者下拉，第一轮仲裁中由于上拉作用q1被置1，由于下拉作用q0被置0。此时低电平有效的
Figure GDA00020898273400000627
和
Figure GDA00020898273400000628
以及为0的q0共同作为应答产生单元(图8)的输入在或门的作用下返回了低电平有效的
Figure GDA00020898273400000629
此时认为第一轮仲裁完成，这一轮优先读取
Figure GDA00020898273400000630
数据。由于q1取1，无法返回有效的
Figure GDA00020898273400000631
所以
Figure GDA00020898273400000632
的数据没有被读取。
随后
Figure GDA00020898273400000633
被拉高，只有
Figure GDA00020898273400000634
为低电平有效，此时进入正常判断状态。请求单元依旧会再次产生一个有效的
Figure GDA00020898273400000635
并返回
Figure GDA00020898273400000636
由于没有冲突产生，一位计数器不进行计数，不会对q0和q1造成干扰。RS触发器也不进入亚稳态，q0为1q1为0是确定的值。所以经过应答产生单元的或门作用返回了有效信号
Figure GDA00020898273400000637
接着又是一次正常判断，过程与上次判断类似，有效的
Figure GDA00020898273400000638
输入后，得到了有效的
Figure GDA00020898273400000639
计数器仍然不进行计数。
随后进入了第二次冲突判断，
Figure GDA00020898273400000640
和
Figure GDA00020898273400000641
再次同时为0，都视为有效的输入。RS触发器再一次进入亚稳态无法给出确定的q0和q1。此时受到
Figure GDA00020898273400000642
和
Figure GDA00020898273400000643
同时为0的影响，计数器再次开始计数，计数结果Q为1，
Figure GDA00020898273400000644
为0，与上一次计数结果正好相反。所以此时switch0为1，switch0。所以第二轮仲裁中由于上拉作用q0被置1，由于下拉作用q1被置0。这就产生了与第一次冲突仲裁相反的结果：这一轮优先读取
Figure GDA00020898273400000645
数据，
Figure GDA00020898273400000646
视为无效。
最后又进行了一次正常判断，参考前两次的工作过程，有效的
Figure GDA00020898273400000647
输入后，得到了有效的
Figure GDA0002089827340000071
计数器再一次停止记数。
至此，该仲裁单元一共工作了5次，其中两次为冲突仲裁。

Claims (3)

1.一种基于循环优先级实现公平仲裁的仲裁电路，其特征在于，由若干个仲裁单元构成，所述仲裁单元包括优先级选择单元、请求产生单元及应答产生单元；
所述优先级选择单元，包括或非门构成的RS触发器及一位计数器，所述RS触发器由两个或非门构成，当输入信号
Figure FDA0003788738100000011
和
Figure FDA0003788738100000012
在不同时刻到来时，
Figure FDA0003788738100000013
和
Figure FDA0003788738100000014
分别与RS触发器的R端和S端接入，输出低电平有效的信号q0和q1；所述一位计数器由一个下降沿触发的D触发器和全加器组成，全加器的进位输入(ci)和进位输出(co)均接地，输入A端接高电平1，输入B端接D触发器的输出Q，输出端SUM接触发器D端，复位信号
Figure FDA0003788738100000015
接入D触发器的复位端；当输入信号
Figure FDA0003788738100000016
和
Figure FDA0003788738100000017
在同时刻到来时，
Figure FDA0003788738100000018
和
Figure FDA0003788738100000019
通过一个两输入的或门后作
为D触发器的时钟输入
Figure FDA00037887381000000110
D触发器的输出端分别通过一组mos管接到RS触发器的输出q0和q1上；D触发器的输出信号Q和
Figure FDA00037887381000000111
交替变动，控制交替产生低电平有效的q0和q1作为输出传递给应答产生单元；其中，q0有效表示该轮仲裁输入
Figure FDA00037887381000000112
享有优先级，q1有效表示该轮仲裁输入
Figure FDA00037887381000000113
享有优先级；
所述请求产生单元，用于产生请求信号，输入信号
Figure FDA00037887381000000114
和
Figure FDA00037887381000000115
通过一个二输入与门产生请求信号
Figure FDA00037887381000000116
有一个输入信号为0，便产生一个请求信号
Figure FDA00037887381000000117
两个输入信号
Figure FDA00037887381000000118
和
Figure FDA00037887381000000119
都为0时，同样产生有效的请求信号
Figure FDA00037887381000000120
所述应答产生单元根据请求产生单元产生的请求信号
Figure FDA00037887381000000121
及优先级选择单元的输出信号q0、q1，产生应答信号
Figure FDA00037887381000000122
或
Figure FDA00037887381000000123
2.如权利要求1所述的一种基于循环优先级实现公平仲裁的仲裁电路，其特征在于，所述仲裁电路是2n-1个仲裁单元组成的n层二叉树形状结构。
3.如权利要求1所述的一种基于循环优先级实现公平仲裁的仲裁电路，其特征在于，所述应答产生单元，用于产生应答信号，由两个三输入或门构成，两个或门的输入分别为
Figure FDA00037887381000000124
q0及
Figure FDA00037887381000000125
q1，所述
Figure FDA00037887381000000126
由请求产生单元产生的请求信号
Figure FDA00037887381000000127
经过两级反相器延时后生成，当或门的输入均为低电平时，产生有效的应答信号
Figure FDA0003788738100000021
或
Figure FDA0003788738100000022
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112559403B (zh) * 2019-09-25 2024-05-03 阿里巴巴集团控股有限公司 一种处理器及其中的中断控制器
CN111211775B (zh) * 2020-01-14 2023-05-30 西安电子科技大学 用于动态视觉传感器的三输入平均仲裁电路
CN113162606B (zh) * 2021-03-30 2023-04-07 西南电子技术研究所（中国电子科技集团公司第十研究所） 多优先级控制电路
CN113160874B (zh) * 2021-04-23 2023-12-12 恒烁半导体(合肥)股份有限公司 一种分段式循环计数输出选择电路及其应用
CN113467999B (zh) * 2021-07-08 2022-12-09 西安航天动力试验技术研究所 主动式热冗余监测双机切换***及方法
CN114968866B (zh) * 2022-08-01 2022-11-01 中科声龙科技发展（北京）有限公司 优先级分组轮询仲裁器及其仲裁方法、交叉开关和芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06103766A (ja) * 1992-09-17 1994-04-15 Toshiba Corp Ｄｒａｍリフレッシュアービタ回路
JP2004005589A (ja) * 2002-04-17 2004-01-08 Matsushita Electric Ind Co Ltd 資源要求調停装置、資源要求調停方法、及び、コンピュータプログラム
CN103198045A (zh) * 2011-11-14 2013-07-10 索尼公司 时钟门控电路和总线***
CN105022717A (zh) * 2015-06-04 2015-11-04 中国航空无线电电子研究所 附加请求数优先级的片上网络资源仲裁方法及仲裁单元
CN107315703A (zh) * 2017-05-17 2017-11-03 天津大学 双优先级控制型公平仲裁器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6741515B2 (en) * 2002-06-18 2004-05-25 Nanoamp Solutions, Inc. DRAM with total self refresh and control circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06103766A (ja) * 1992-09-17 1994-04-15 Toshiba Corp Ｄｒａｍリフレッシュアービタ回路
JP2004005589A (ja) * 2002-04-17 2004-01-08 Matsushita Electric Ind Co Ltd 資源要求調停装置、資源要求調停方法、及び、コンピュータプログラム
CN103198045A (zh) * 2011-11-14 2013-07-10 索尼公司 时钟门控电路和总线***
CN105022717A (zh) * 2015-06-04 2015-11-04 中国航空无线电电子研究所 附加请求数优先级的片上网络资源仲裁方法及仲裁单元
CN107315703A (zh) * 2017-05-17 2017-11-03 天津大学 双优先级控制型公平仲裁器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"ARBITRATION CIRCUIT WITH CYCLICALLY SHIFTED PRIORITIES FOR MULTIPROCESSOR SYSTEM";Krzysztof Taborek等;《IFAC Proceedings Volumes》;20100824;第39卷(第17期);173-178 *
"基于时间域的AER异步图像传感器像素电路设计";李东盛;《中国优秀博硕士学位论文全文数据库(硕士) 信息科技辑》;20150515;I140-176 *

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