CN110045782A - 一种数据读写同步电路及数据读写方法 - Google Patents

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Abstract

本发明提供一种数据读写同步电路及数据读写方法，置高REQ_T脉冲信号一个TCLK时钟信号周期，使第五D触发器输出高电平信号；高电平信号经RCLK时钟信号时钟域同步后输出REQ_R信号；REQ_R信号被抬高，RCLK时钟信号的时钟域读取数据；待RCLK时钟信号的时钟域读取数据完毕后，使ACK_R脉冲信号置高；第五D触发器中的信号被清除，ACK_T信号变为低电平，数据读写完毕。本发明的数据读写同步电路中控制信号由D触发器和复位寄存器锁存，数据发送端发出请求，接收端清除，特别适合数据发送端进入锁存模式，实现无等待处理，避免出现错误数据，保证了数据的可靠传输。

Description

一种数据读写同步电路及数据读写方法
技术领域
本发明涉及集成电路设计领域，特别是涉及一种数据读写同步电路及数据读写方法。
背景技术
在数字电路设计领域，经常出现跨时钟域的数据传输场景，数据需要在两个或以上的时钟域进行交互。由于在多时钟域***中，不可避免的要进行跨时钟域的数据传输，以及由于相异的时钟域间其时钟的操作沿关系不确定，所以数据在由一个时钟域传输到另一个时钟域时，就可能出现建立时间或保持时间不足的情况。当建立时间或保持时间不足时，就会产生亚稳态值，出现错误数据，从而导致整个***出现错误。
因此，需要提出一种新的数据读写同步电路来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种数据读写同步电路，用于解决现有技术中跨时钟域的数据传输存在亚稳态的问题。
为实现上述目的及其他相关目的，本发明提供一种数据读写同步电路，至少包括：由TCLK时钟信号控制的第一、第二D触发器；所述第一D触发器的数据输入端D连接于所述第二D触发器的Q输出端；由RCLK时钟信号控制的第三、第四D触发器；所述第三D触发器的Q输出端连接于所述第四D触发器的数据输入端D；所述第二D触发器的数据输入端D连接于所述第三D触发器的数据输入端D；由REQ_T脉冲信号控制的第五D触发器以及由ACK_R脉冲信号控制的复位寄存器；所述第五D触发器的Q输出端连接于所述第二、第三D触发器的数据输入端D以及所述复位寄存器的复位清零端；所述复位寄存器的Q输出端连接于所述第五D触发器的复位清零端。
优选地，所述TCLK时钟信号输入于所述第一、第二D触发器的时钟输入端；所述RCLK时钟信号输入于所述第三、第四D触发器的时钟输入端。
优选地，所述REQ_T脉冲信号输入于所述第五D触发器的时钟输入端；所述ACK_R脉冲信号输入于所述复位寄存器的时钟输入端。
优选地，所述TCLK时钟信号和所述RCLK时钟信号为不同时钟域的异步时钟信号。
优选地，所述第二、第三D触发器的数据输入端D与所述复位寄存器的复位清零端之间设有一缓冲门。
优选地，所述第五D触发器的复位清零端设高电平有效，所述复位寄存器的复位清零端设低电平有效。
优选地，所述第五D触发器、复位寄存器的数据输入端D接高电平。
优选地，控制所述第一、第二D触发器时钟域的数据准备好后，置高所述REQ_T脉冲信号一个TCLK时钟信号周期，用于使所述第五D触发器的Q输出端输出高电平信号。
优选地，控制所述第三、第四D触发器的时钟域读取数据完毕后，置高一个时钟长度的ACK_R脉冲信号，用于准备下次数据传输。
优选地，该电路中的数据发送端为MCU高速内核总线，接收端为低速外设。
如上所述，本发明的数据读写同步电路及数据读写方法，具有以下有益效果：本发明的数据读写同步电路中控制信号由D触发器和复位寄存器锁存，数据发送端发出请求，接收端清除，特别适合数据发送端进入锁存模式，实现无等待处理，避免出现错误数据，保证了数据的可靠传输。
附图说明
图1显示为本发明的数据读写同步电路结构示意图。
图2显示为本发明的数据读写同步电路中各信号的时序波形图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，图1显示为本发明的数据读写同步电路结构示意图。本发明的数据读写同步电路在本实施中包括：由TCLK时钟信号控制的第一、第二D触发器；所述第一D触发器的数据输入端D连接于所述第二D触发器的Q输出端；由RCLK时钟信号控制的第三、第四D触发器；所述第三D触发器的Q输出端连接于所述第四D触发器的数据输入端D；所述第二D触发器的数据输入端D连接于所述第三D触发器的数据输入端D。也就是说，所述第一D触发器01和所述第二D触发器02由所述TCLK时钟信号控制，本实施例优选地，所述TCLK时钟信号输入于所述第一D触发器01和所述第二D触发器02的时钟输入端。本实施例中，所述第三D触发器03和所述第四D触发器04由所述RCLK时钟信号控制，进一步地，所述RCLK时钟信号输入于所述第三D触发器03和第四D触发器04的时钟输入端。
所述第一D触发器01与所述第二D触发器02的连接关系为：所述第一D触发器01的数据输入端D与所述第二D触发器02的Q输出端相连接。
同样，对于所述第三、第四D触发器来说，所述第三D触发器03与所述第四D触发器04的连接关系为：所述第三D触发器03的Q输出端与所述第四D触发器04的数据输入端D相连接。
本发明的所述数据读写同步电路还包括：由REQ_T脉冲信号控制的第五D触发器T以及由ACK_R脉冲信号控制的复位寄存器R；参考图1，优选地，所述REQ_T脉冲信号输入于所述第五D触发器T的时钟输入端；所述ACK_R脉冲信号输入于所述复位寄存器R的时钟输入端。
本发明的所述复位寄存器R具有复位清零端CLR，所述第五D触发器的Q输出端连接于所述第二、第三D触发器的数据输入端D以及所述复位寄存器R的复位清零端CLR。也就是说，由于所述第二D触发器02的数据输入端D和所述第三D触发器03的数据输入端D相互连接，本发明中所述第五D触发器的Q输出端连接于由所述第二D触发器02的数据输入端D和所述第三D触发器03的数据输入端D之间的节点。进一步地，本实施例的数据读写同步电路中还包括一缓冲门M，如图1所示，该缓冲门M设置于所述第二、第三D触发器的数据输入端D与所述复位寄存器R的复位清零端CLR之间，并且所述缓冲门M输出于所述复位寄存器R的复位清零端CLR。
本发明中，所述复位寄存器R的Q输出端连接于所述第五D触发器T的复位清零端CLR。进一步地，所述TCLK时钟信号和所述RCLK时钟信号为不同时钟域的异步时钟信号。并且优选地，所述第五D触发器的复位清零端设高电平有效，所述复位寄存器的复位清零端设低电平有效，同时所述第五D触发器、复位寄存器的数据输入端D接高电平。
本发明的数据读写同步电路的工作原理为：(参考图2，图2显示为本发明的数据读写同步电路中各信号的时序波形图)。
将所述第五D触发器T的数据输入端D和所述复位寄存器R的数据输入端D都接高电平1，当控制所述第一D触发器01和第二D触发器02时钟域的数据准备好后，所述第五D触发器T的时钟输入端输入REQ_T脉冲信号，并且置高所述REQ_T脉冲信号一个TCLK时钟信号周期，用于使所述第五D触发器的Q输出端输出高电平信号。即发出请求信号使右半部分的电路取数据。所述右半部分电路中的第三、第四触发器中的时钟输入端输入RCLK时钟信号，该输入RCLK时钟信号与左半部分电路中第一、第二D触发器的时钟输入端输入的TCLK时钟信号为异步时钟信号。所述第三、第四D触发器分别依次从其各自的数据输入端D接收并经各自的Q输出端输出信号，也就是说所述第五D触发器输出的信号经由同一时钟域控制下的第三、第四D触发器(被两级同步后)，最终从所述第四D触发器的Q输出端输出REQ_R信号，在上述状态下该REQ_R信号抬高。由于控制所述第一、第二D触发器的时钟域和控制所述第三、第四D触发器的时钟域为异步时钟信号，时钟信号的有效性不同，因此，在上述状态下，信号的传输只考虑从第五D触发器传输至电路右半部分时钟域(RCLK时钟信号)控制下的第三、第四D触发器。
因此，控制所述第一、第二D触发器时钟域的数据准备好后，在上述状态下(信号被同步后输出REQ_R信号)，图2中右半部分电路的时钟域的TCLK时钟信号控制下，使得REQ_R信号抬高，读取数据。当数据被读取处理后，所述RCLK时钟信号的下一个时钟信号可以得知REQ_R信号的上升沿。
RCLK时钟信号的时钟域读取数据完毕后，将输入于所述复位寄存器的时钟输入端的ACK_R脉冲信号置高(即产生回执信号)，且置高一个时钟长度。由于所述复位寄存器R中的Q输出端与所述第五D触发器的复位清零端连接，因此，此时所述第五D触发器中的信号被清除，经过两级TCLK时钟信号同步后，经由所述第一、第二D触发器产生的ACK_T信号变为低电平，即得知右半部分电路中的数据被读取完毕，亦即数据传输完毕，即可进行下一组数据的读取，下一组数据的读取过程重复上述步骤。本实施例优选地，该电路中的数据发送端为MCU高速内核总线，接收端为低速外设，可以节约MCU内核时间。
本发明还包括基于上述数据读写同步电路的数据读写方法，具体包括以下步骤：
步骤一、置高REQ_T脉冲信号一个TCLK时钟信号周期，使第五D触发器输出高电平信号；本实施例中优选地，在执行步骤一前将控制所述第一、第二D触发器时钟域所要传输的数据准备好。将所述第五D触发器T的数据输入端D和所述复位寄存器R的数据输入端D都接高电平1，当控制所述第一D触发器01和第二D触发器02时钟域的数据准备好后，所述第五D触发器T的时钟输入端输入REQ_T脉冲信号，并且置高所述REQ_T脉冲信号一个TCLK时钟信号周期，用于使所述第五D触发器的Q输出端输出高电平信号。
步骤二、所述高电平信号经所述RCLK时钟信号时钟域同步后输出REQ_R信号；也就是说，所述第五D触发器的Q输出端输出高电平信号后，该高电平信号经过所述RCLK时钟信号时钟域控制的第三、第四D触发器后被同步，输出REQ_R信号。
步骤三、REQ_R信号抬高，所述RCLK时钟信号的时钟域读取数据；也就是说，TCLK时钟信号控制下，步骤二输出的所述REQ_R信号被抬高，读取数据。
步骤四、待所述RCLK时钟信号的时钟域读取数据完毕后，使所述ACK_R脉冲信号置高；当数据被读取处理后，所述RCLK时钟信号的下一个时钟信号可以得知REQ_R信号的上升沿。输入于所述复位寄存器的时钟输入端的ACK_R脉冲信号置高(即产生回执信号)本实施例优选地，控制所述第三、第四D触发器的时钟域读取数据完毕后，所述步骤四中置高一个时钟长度的ACK_R脉冲信号，用于准备下次数据传输。
步骤五、所述第五D触发器中的信号被清除，所述ACK_T信号变为低电平。由于所述复位寄存器R中的Q输出端与所述第五D触发器的复位清零端连接，因此，此时所述第五D触发器中的信号被清除，经过两级TCLK时钟信号同步后，经由所述第一、第二D触发器产生的ACK_T信号变为低电平，即得知右半部分电路中的数据被读取完毕，亦即数据传输完毕，即可进行下一组数据的读取。
综上所述，本发明的数据读写同步电路中控制信号由D触发器和复位寄存器锁存，数据发送端发出请求，接收端清除，特别适合数据发送端进入锁存模式，实现无等待处理，避免出现错误数据，保证了数据的可靠传输。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种数据读写同步电路，其特征在于，至少包括：
由TCLK时钟信号控制的第一、第二D触发器；所述第一D触发器的数据输入端D连接于所述第二D触发器的Q输出端；
由RCLK时钟信号控制的第三、第四D触发器；所述第三D触发器的Q输出端连接于所述第四D触发器的数据输入端D；所述第二D触发器的数据输入端D连接于所述第三D触发器的数据输入端D；
由REQ_T脉冲信号控制的第五D触发器以及由ACK_R脉冲信号控制的复位寄存器；所述第五D触发器的Q输出端连接于所述第二、第三D触发器的数据输入端D以及所述复位寄存器的复位清零端；所述复位寄存器的Q输出端连接于所述第五D触发器的复位清零端。
2.根据权利要求1所述的数据读写同步电路，其特征在于：所述TCLK时钟信号输入于所述第一、第二D触发器的时钟输入端；所述RCLK时钟信号输入于所述第三、第四D触发器的时钟输入端。
3.根据权利要求2所述的数据读写同步电路，其特征在于：所述REQ_T脉冲信号输入于所述第五D触发器的时钟输入端；所述ACK_R脉冲信号输入于所述复位寄存器的时钟输入端。
4.根据权利要求3所述的数据读写同步电路，其特征在于：所述TCLK时钟信号和所述RCLK时钟信号为不同时钟域的异步时钟信号。
5.根据权利要求4所述的数据读写同步电路，其特征在于：所述第二、第三D触发器的数据输入端D与所述复位寄存器的复位清零端之间设有一缓冲门。
6.根据权利要求5所述的数据读写同步电路，其特征在于：所述第五D触发器的复位清零端设高电平有效，所述复位寄存器的复位清零端设低电平有效。
7.根据权利要求6所述的数据读写同步电路，其特征在于：所述第五D触发器、复位寄存器的数据输入端D接高电平。
8.根据权利要求7所述的数据读写同步电路，其特征在于：该电路中的数据发送端为MCU高速内核总线，接收端为低速外设。
9.根据权利要求8所述的数据读写同步电路的数据读写方法，其特征在于，至少包括以下步骤：
步骤一、置高REQ_T脉冲信号一个TCLK时钟信号周期，使第五D触发器输出高电平信号；
步骤二、所述高电平信号经所述RCLK时钟信号时钟域同步后输出REQ_R信号；
步骤三、REQ_R信号抬高，所述RCLK时钟信号的时钟域读取数据；
步骤四、待所述RCLK时钟信号的时钟域读取数据完毕后，使所述ACK_R脉冲信号置高；
步骤五、所述第五D触发器中的信号被清除，所述ACK_T信号变为低电平。
10.根据权利要求9所述的数据读写方法，其特征在于：所述方法还包括，在执行步骤一前将控制所述第一、第二D触发器时钟域所要传输的数据准备好。
11.根据权利要求10所述的数据读写方法，其特征在于：控制所述第三、第四D触发器的时钟域读取数据完毕后，所述步骤四中置高一个时钟长度的ACK_R脉冲信号，用于准备下次数据传输。
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