CN217588046U - 一种带同步功能的除法器电路 - Google Patents
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Abstract
本实用新型涉及除法器领域，是一种带同步功能的除法器电路，能够消除传统除法器输出时钟信号相位不确定的问题。带同步功能的除法器电路包括数据转换电路、时钟控制电路、输出电路。数据转换电路通过4bit数据描述除法器状态的现态以及次态；时钟控制电路通过输入时钟信号和同步时钟信号共同作用来控制除法器的输出时钟信号的相位，输出电路则对前面的数据转换电路和时钟控制电路的逻辑关系进行综合并将除法器的逻辑结果进行输出。实施本实用新型一种带同步功能的除法器电路，能有效控制除法器的输出时钟信号的起始位置，消除除法器输出时钟信号相位不确定的现象。
Description
技术领域
本实用新型涉及除法器领域，具体涉及一种带同步功能的除法器电路。
背景技术
除法器是实现除法运算的逻辑模块，可以把输入信号的频率变成成倍数地低于输入频率的输出信号，在电路中应用广泛。现有除法器技术只是进行简单的分频处理，除法器的输出时钟信号仅受输入时钟信号的控制会造成输出时钟信号的相位不确定。本实用新型一种带同步功能的除法器电路，包括数据转换电路、时钟控制电路和输出电路。通过输入时钟信号和同步时钟信号共同作用来控制除法器的输出时钟信号的相位，能有效控制除法器的输出时钟信号的起始位置，消除除法器输出时钟信号的相位不确定的问题。
实用新型内容
本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提供一种带同步功能的除法器电路。
本实用新型解决其技术问题所采用的技术方案是：一种带同步功能的除法器电路，包括数据转换电路、时钟控制电路和输出电路，其特征在于，数据转换电路与输出电路共同作用起到控制除法器的输出时钟信号相位的作用，数据转换电路通过4bit数据描述除法器状态的现态以及次态，时钟控制电路输出的信号可以控制除法器的输出时钟信号的起始位置在同步时钟信号mclk的上升沿处，并与数据转换电路输出端的4位数据共同对除法器的状态转换进行控制，输出电路在***时钟上升沿进行触发下，输出带同步功能的十进制除法器的结果。
本实用新型的优点及有益效果是：
一种带同步功能的除法器电路，通过输入时钟信号和同步时钟信号共同作用起到控制除法器的输出时钟信号相位的作用，能有效控制除法器的输出时钟信号的起始位置，消除除法器输出时钟信号相位的不确定性。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种带同步功能的除法器电路的电路结构图。
图2为一种带同步功能的除法器电路的内部结构图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本实用新型一种带同步功能的除法器电路实施例中，该同步时钟除法器电路的结构示意图如图2所示，图2中，该同步时钟除法器电路包括数据转换电路1、时钟控制电路2，输出电路3。数据转换电路1由4个D触发器、2个NAND、2个NOR、2个INV、1个AND、2个O22AI和1个A221OI组合而成，具体连接关系参见图2所示。时钟控制电路2由1个INV、1个NAND、1个NOR、2个D触发器构成，具体连接关系参见图2所示。输出电路由1个D触发器、1个NOR、1个O211AI组成，具体连接关系参见图2所示。其中，数据转换电路通过4位数据描述除法器状态的现态以及次态，时钟控制电路通过输入时钟信号和同步时钟信号共同作用来控制除法器的输出时钟信号的相位，输出电路对前面的数据转换电路和时钟控制电路的逻辑关系进行综合并将除法器的逻辑结果进行输出。
值得一提的是，与传统的除法器电路相比图2中作为例子画出的一种带同步功能的除法器电路加入了时钟控制结构，能有效控制除法器输出时钟信号的相位，消除除法器输出时钟信号的相位不确定的问题。
总之，本实用新型提供了一种带同步功能的除法器电路，解决方案结构，能有效地解决除法器输出时钟信号相位不确定的现象，实现控制输出时钟信号相位的目的。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (4)
1.一种带同步功能的除法器电路，包括数据转换电路、时钟控制电路和输出电路，其特征在于，将输入时钟信号与同步时钟信号综合，构成带同步功能的除法器电路，能有效控制除法器的输出时钟信号的起始位置，消除除法器时钟相位不确定的问题，所述的时钟控制电路将输入时钟信号与输出时钟信号进行综合并输出到数据转换电路和输出电路。
2.根据权利要求1所述的一种带同步功能的除法器电路，其特征在于，通过4bit数据描述除法器状态的现态以及次态，所述数据转换电路通过逻辑门电路的将输入端口的数据b3、b2、b1、b0逻辑映射到输出端口，同时将输出数据暂存为4位数据x3、x2、x1、x0并在下一个时钟沿到来时将输出数据传递到输入端口，输出数据b0通路由一个与非门和一个D触发器构成；输出数据b1通路由三个与门、一个与非门、一个三输入或非门和一个D触发器构成，输出数据b2通路由两个或门、一个或非门、一个与非门和一个D触发器构成，输出数据b3通路由两个或门、一个或非门、一个三输入与非门和一个D触发器构成。
3.根据权利要求1所述的一种带同步功能的除法器电路，其特征在于，时钟控制电路输出的信号可以控制除法器的输出时钟信号的起始位置在同步时钟信号mclk的上升沿处，并与数据转换电路输出端的4位数据共同对除法器的状态转换进行控制，所述时钟控制电路由一个非门、两个D触发器、一个与非门和一个或非门构成。
4.根据权利要求1所述的一种带同步功能的除法器电路，其特征在于，输出电路在***时钟上升沿进行触发下，输出带同步功能的十进制除法器的结果，所述输出电路由一个两输入与门、一个三输入或非门、一个D触发器和一个两输入或非门构成。
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2022
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