CN103718287A - 使用混合式***束激光划线处理及等离子体蚀刻的晶圆切割 - Google Patents

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Abstract

本发明描述切割各具有多个集成电路的半导体晶圆的方法。所述方法包括在所述半导体晶圆上方形成掩模。所述掩模由覆盖及保护所述集成电路的层所组成。以***束激光划线处理将所述掩模图案化，以提供具有多个间隙的经图案化的掩模。所述图案化曝露位于所述集成电路之间所述半导体晶圆的区域。之后，透过经图案化的掩模上的所述间隙蚀刻所述半导体晶圆，以单分所述集成电路。

Description

使用混合式***束激光划线处理及等离子体蚀刻的晶圆切割
背景
1）领域
本发明实施例关于半导体处理领域，特别是关于切割半导体晶圆的方法，其中每一晶圆在所述晶圆上具有多个集成电路。
先前技术描述
在半导体晶圆处理中，将集成电路形成于由硅或其他半导体材料所组成的晶圆(亦被称作基板)上。通常，会利用半导电、导电或绝缘的不同的材料层来形成集成电路。使用各种公知处理来掺杂、沉积及蚀刻这些材料，以形成集成电路。处理每一晶圆以形成大量含有集成电路的个别区域，所述个别区域即为所知的管芯(die)。
在形成集成电路的处理之后，“切割”晶圆以将个别管芯彼此分离以进行封装，或者在较大的电路内以未封装的形式使用。用于晶圆切割的两种主要技术是划线及锯切。藉由划线，金刚石尖头划线器沿预成形的划割线移动越过晶圆表面。这些划割线沿管芯之间的间隔延伸。这些间隔通常被称作“切割道(street)”。金刚石划线器沿着切割道在晶圆表面中形成浅划痕。在施加压力后，诸如以滚轴来施加压力，晶圆沿着划割线分开。晶圆的断裂会循着晶圆基板的晶格结构。划线可用于厚度约10密耳(千分之一英寸)或更小的晶圆。对于较厚的晶圆而言，目前锯切是较佳的切割方法。
藉由锯切，以每分钟高转数旋转的金刚石尖头锯接触晶圆表面，并沿切割道锯切晶圆。晶圆被安装于诸如薄膜框架上伸展的粘合薄膜的支撑构件上，且锯反复施加于垂直切割道与水平切割道两者。划线或锯切的一个问题是：切屑及凿孔(gouge)可沿着所述管芯的切断边缘而形成。此外，裂纹可由所述些管芯的边缘形成并前进至基板中，致使集成电路失效。特别是划线会有切削和破裂的问题，因为正方形或矩形管芯仅有一侧可沿着结晶结构<110>方向被划线。因此，所述管芯另一侧的劈裂会产生锯齿状的分隔线。由于切削及破裂，所以晶圆上的管芯之间需要额外间隔，以防止集成电路损坏，例如，将切屑及裂纹和实际集成电路保持一定距离。间隔的要求导致在标准尺寸晶圆上无法形成尽可能多的管芯，且浪费了原本可用于电路的晶圆面积(real estate)。使用锯加重半导体晶圆上的晶圆空间的浪费。锯刃约15微米厚。因此，为了确保由锯所造成的切口周围的裂纹及其他损坏不损伤集成电路，常须将每一管芯中的电路分隔三百至五百微米。另外，在切割后，每一管芯需要实质上的清洁，以移除由锯切处理所产生的微粒及其他污染物。
等离子体切割也已经被使用，但也同样具有局限性。举例而言，成本可为阻碍等离子体切割实施的一个局限。用于图案化抗蚀剂的标准光刻操作可能导致实施成本过高。另一个可能阻碍实施等离子体切割的局限为，在沿切割道切割中对常见金属(例如铜)的等离子体处理可能造成生产问题或产量的限制。
发明内容
本发明的实施例包含切割半导体晶圆的方法，其中每一晶圆在所述晶圆上具有多个集成电路。
在实施例中，切割具有多个集成电路的半导体晶圆的方法包括：在所述半导体晶圆上方形成掩模，所述掩模由覆盖及保护所述集成电路的一层所组成。然后以***束激光划线处理将所述掩模图案化，以提供具有多个间隙的经图案化的掩模，从而曝露位于所述集成电路之间的所述半导体晶圆的区域。接着透过在所述经图案化的掩模中的所述间隙，蚀刻所述半导体晶圆以单分所述些集成电路。
在另一实施例中，切割具有多个集成电路的半导体晶圆的方法包括：在所述半导体晶圆上方形成掩模，所述掩模由覆盖及保护所述些集成电路的一层所组成。然后以***束激光划线处理将所述掩模图案化，以提供具有多个间隙的经图案化的掩模，从而曝露位于所述集成电路之间所述半导体晶圆的区域。所述***束激光划线处理包括将激光光束***成M×N点的阵列，其中，M及N两者皆大于1。透过所述经图案化的掩模中的所述间隙单分所述集成电路。
在又一实施例中，用来切割半导体晶圆的***包括工厂界面。激光划线设备耦接于所述工厂界面，且包括激光，所述激光耦接于分束器。等离子体蚀刻腔室也耦接于所述工厂界面。
附图说明
图1为示出依据本发明的实施例的切割半导体晶圆方法的操作流程图，所述半导体晶圆具有多个集成电路。
图2A图示依据本发明实施例的在执行切割半导体晶圆的方法时具有多个集成电路的半导体晶圆的横截面图，所述横截面图对应于图1的流程图的操作102。
图2B图示依据本发明实施例的在执行切割半导体晶圆的方法时具有多个集成电路的半导体晶圆的横截面图，所述横截面图对应于图1的流程图的操作104。
图2C图示依据本发明实施例的在执行切割半导体晶圆的方法时具有多个集成电路的半导体晶圆的横截面图，所述横截面图对应于图1的流程图的操作106。
图3图示依据本发明实施例的***束激光划线处理的示意图。
图4图示依据本发明实施例的分束器的示意图。
图5图示依据本发明实施例的使用飞秒范围内的激光脉宽相对于较长脉宽的效果。
图6图示依据本发明实施例的材料堆迭的横截面图，所述材料可用于半导体晶圆或基板的切割道区域。
图7A至7D图示依据本发明实施例的切割半导体晶圆方法中的不同操作的横截面图。
图8图示依据本发明实施例的用于激光及等离子体切割晶圆或基板的工具布局的方块图。
图9图示依据本发明实施例的示例性计算机***的方块图。
实施方式
已描述切割半导体晶圆的方法，其中每一晶圆在所述晶圆上具有多个集成电路。在以下描述中，进一步说明诸多特定细节，例如***束激光划线方式及等离子体蚀刻条件以及材料状况，以对本发明实施例提供透彻理解。对于本领域普通技术人员而言，将显而易见本发明实施例可在没有这些特定细节的情况下实施。在其他实例中，诸如集成电路制备的已知方面不做详细的描述，以免不必要地使本发明实施例难以理解。此外，应理解，附图中所示的各种实施例为说明性表示，且无需按比例绘制。
包含初始的激光划线及后续的等离子体蚀刻的混合式晶圆或基板切割处理可被实施以单分管芯。可使用激光划线处理清除掩模层、有机及无机介电层以及元件层。而后，可在曝露或部分蚀刻所述晶圆或基板后终止激光蚀刻处理。然后，可运用切割处理的等离子体蚀刻部分来蚀刻穿过大部分晶圆或基板，诸如穿过块体单结晶硅，以产生管芯或晶片的单分及切割。在本发明的实施例中，提供借着使用***束阵列进行晶圆的飞秒激光划线的方法及***。在一个这类的实施例中，可达到干净的激光划线，同时又维持所要求的处理产量。
聚合物、介电质及金属与硅相比，通常较难从诸如硅基板或已薄化的硅基板上被蚀刻掉。过融熔硅(Over-melted silicon)与常态硅相比，也被发现较难被蚀刻，虽然仍不清楚所述机制。为确保混合式切割方案的等离子体蚀刻部分成功，以及在整个晶圆上达到具有良好再现性的一致性的沟道宽度和全厚度蚀刻，可能需要施以某些条件。举例而言，在一个实施例中，对于干净的混合式切割方式而言，需要将聚合物、介电质(如：氧化物)层及金属层移除干净，使聚合物、介电质层及金属层在划线通道留下最小残余量。所述方式可曝露位于划线沟道底部硅的最大有效表面区域。另外，在一个实施例中，激光剖面(laser aspect)应提供一致的划线切口宽度。
对于激光划线而言，为了达到上述的条件或要求，通常使用多程划线技术(multiple-pass scribing techniques)，在所述多程划线技术中，单一束沿着划线痕(scribe line)来回扫描多程。通常第一程会移除大部分材料，而在后续几程清洁所述划线通道，以确保沿着每一通道的洁净度。然而，多程的方式可对激光划线产量或有效划线速度(例如：等效于单程划线速度)造成显著影响。举例而言，假如划一条线以大约每秒800毫米的速度划2程来进行，则等效划线速度只有大约每秒400毫米。
既然激光划线速度可能需要与激光脉冲重复率相互匹配，多程划线方式通常要求较高的脉冲重复率。举例而言，假如使用中激光的脉冲重复率低，则划线速度通常会被降低以产生点对点高度重迭，来形成一条连续的切割线。与二极管泵浦固态(DPSS)激光一样，飞秒激光可能展现相同的趋势，脉冲能量随着脉冲重复率增加而降低。激光划线处理所要求的脉冲能量可能提供了所能应用的脉冲重复率的上限值。
因此，在本发明的一个方面中，组合***束激光划线处理及等离子体蚀刻处理，可用以将半导体晶圆切割为单分化的集成电路。图1是示出根据本发明实施例的切割半导体晶圆方法的操作流程图100，所述半导体晶圆具有多个集成电路。图2A至2C图示根据本发明实施例的在执行切割半导体晶圆的方法时具有多个集成电路的半导体晶圆的横截面图，所述横截面图分别对应于流程图100的操作。
参看流程图100的操作102及对应的图2A，掩模202形成于半导体晶圆或基板204上方。所述掩模202由覆盖及保护所述集成电路206的一层所组成，所述集成电路206形成于半导体晶圆204的表面上。掩模202亦覆盖形成在集成电路206中每一者之间的介于中间的切割道207。
依据本发明的实施例，形成掩模202包含形成层，所述层诸如(但不限于)光致抗蚀剂层或I线(I-line)图案化层。举例而言，诸如光致抗蚀剂层之类的聚合物层可由另外适合用于光刻处理的材料所组成。在一实施例中，所述光致抗蚀剂层由正光致抗蚀剂材料组成，诸如(但不限于)：248纳米(nm)抗蚀剂、193纳米(nm)抗蚀剂、157纳米(nm)抗蚀剂、远紫外线(extremeultra-violet;EUV)抗蚀剂或含有重氮基萘醌敏化剂的酚醛树脂介质。在另一实施例中，所述光致抗蚀剂层由负光致抗蚀剂材料组成，诸如(但不限于)：聚顺异戊二烯及聚肉桂酸乙烯酯。
在实施例中，半导体晶圆或基板204由适合经受制造处理的材料所组成，且可将半导体处理层适当安置于所述材料上。举例而言，在一个实施例中，半导体晶圆或基板204由基于IV族的材料所组成，诸如(但不限于)结晶硅、锗或硅/锗。在特定实施例中，提供半导体晶圆204包括：提供单晶硅基板。在特定实施例中，所述单晶硅基板掺杂有杂质原子。在另一实施例中，半导体晶圆或基板204由III-V族材料组成，例如用于发光二极管(LED)制造的III-V族材料基板。
在实施例中，半导体晶圆或基板204具有安置于半导体晶圆或基板204上或半导体晶圆或基板204中的半导体器件阵列，所述半导体器件作为所述集成电路206的一部分。此类半导体元件的示例包括(但不限于)：制造于硅基板中且装于介电层中的存储器器件或互补式金属氧化物半导体(complimentary metal-oxide-semiconductor；CMOS)晶体管。在所述元件或晶体管上方及介电层周围，可形成多个金属互连，并且所述多个金属互连可用来电耦合于所述元件或晶体管，以形成集成电路206。组成切割道207的材料可相似或相同于用来形成集成电路206的那些材料。举例而言，切割道207可由多层介电材料、半导体材料及金属化所组成。在一个实施例中，切割道207的一个或多个包含测试器件，所述测试器件相似于集成电路206的实际器件。
请参看流程图100的操作104及对应的图2B，以***束激光划线处理将所述掩模202图案化，以提供具有多个间隙210的经图案化的掩模208，从而曝露位于所述集成电路206之间的所述半导体晶圆或基板204的区域。因此，激光划线处理用于移除原本形成于所述集成电路206之间的切割道207的材料。依据本发明实施例，以***束激光划线处理图案化所述掩模202包括：形成沟道212部分进入位于所述集成电路206之间的所述半导体晶圆204区域，如图2B所示。在一个实施例中，以***束激光划线处理将所述掩模202图案化包括：使用激光，诸如(但不限于)纳秒激光、皮秒激光(picoseconds laser)或飞秒激光。
举一实例，图3图示依据本发明一实施例的***束激光划线处理的示意图300。请参看图3，激光302提供光束至扩束器及准直器304。可替换地，例如，在所述光束是高斯型光束(Gaussian-shaped beam)的情况下，所述光束可穿过高斯分布(Gaussian)至顶帽光束整形模块(top-hat beamshaping module)306。来自于扩束器及准直器304或来自于高斯分布至顶帽光束整形模块306的所产生的光束或是来自于扩束器及准直器304及高斯分布至顶帽光束整形模块306二者的所产生的光束穿过分束模块(beamsplitting module)308以提供***束。所述***束穿过远心透镜(telecentriclens)310并用于将工件312划线。图3中也显示标明在示意图300中的A-A视图及B-B视图。亦如同图3中所示的方块图，可理解A-A视图及B-B视图亦可为矩形图案。
作为示例，图4图示依据本发明的实施例的分束器的示意图400。衍射束***操作主要包含穿过衍射元件(DOE)404的入射激光光束402。具有多重焦点的聚焦透镜406提供多个束、光点或光斑至工作区域408。在一个实施例中，使用衍射分束器将主要光束复制为以指定好的角度定位于一维或二维阵列的多个束。在特定实施例中，入射直径会等于每一复制束的出射直径。
依据本发明一实施例，激光的输出激光束经由分束光学模块被***为M×N(M及N其中的一者或二者为等于或大于2的正整数)的点矩阵图案。然后，所述点矩阵图案透过远心聚焦透镜被聚焦于工作表面，在所述工作表面上，经聚焦的光斑到光斑的距离等于单分所要求的管芯尺寸。在一个实施例中，激光***作于最大脉冲重复率或接近于最大脉冲重复率，所述最大脉冲重复率供给M×N点矩阵的每一焦点所需的脉冲能量。在特定实施例中，在M=N的情况下，使激光光束相对于所述工件移动，且共有N条线被划线以在单程扫描中进行(N-1)个管芯单分。
在实施例中，使用衍射光学元件(DOE)作为分束器。所述衍射光学元件保持入射光束的发散角、轮廓、直径及偏振性(polarization)。因此，在一些实施例中，每一***束可以得到等量的脉冲能量，并将在工作表面上供应标称相等的聚焦光斑以及通量。然而，在其他实施例中，提供具有对于多个***束不相等的功率分布的光束。在一个实施例中，使用远心聚焦透镜以确保所述入射光束点被垂直地传送于工作表面上，因为在***激光光束通过例如衍射分束器之后，可能存在非零度***角(non-zero split angle)。
在实施例中，二维束***将单一激光光束划分为具有预定间隔及束图案对称的N×N条束。在一个这样的实施例中，使用适当焦距的匹配远心聚焦透镜来提供N×N条束，以具有与将被单分的管芯尺寸的间距。在特定实施例中，将激光光束用于其高斯剖面。可替换地，在另一特定实施例中，所述入射光束在入射到分束光学装置前，先透过光束整形光学模块(beamshaping optics module)转换成顶帽式光束剖面(top-hat beam profile)。
在实施例中，***束方式允许单程多重光斑的划线处理。在实施例中，连续的多重光斑烧蚀确保横跨正进行单分的晶圆一致的平整的划线沟道(scribe trench)的形成。在实施例中，藉由使用这样的方式，显著提升产量。举例而言，在特定实施例中，假设每束需要约5uJ用以将工作表面划线，则激光在约100kHz供应约45uJ，在约200kHz供应约20uJ，在约300kHz供应约10uJ，及在大约400kHz供应约5uJ。假设对于划线处理而言，光斑需要相隔约1微米，例如：当在约100kHz操作激光时，则划线速度是大约100mm/秒(或者在约200kHz，划线速度大约200mm/秒等等)。
在上述实例中，公知的方式可使用约5uJ、大约400kHz的单一束以大约400mm/秒的速度划线多次，例如：2程。每单程的等效划线速度约200mm/秒(等于400(mm/秒)/2)。相较之下，在一个实施例中，光束***为2×2=4条束，所述束具有预定义的间距，所述光束在大约200kHz供应约5uJ于每一***束。使用2×2***束以单程约200mm/秒的速度来对晶圆划线，会同时产生两条划线痕。每单一束等效划线速度是大约(200mm/秒)×2=400mm/秒，所述速度是以400kHz划线的公知方式的两倍。
在另一实施例中，入射激光束***为3×3=9条束，所述束具有预定义的间距。所述入射激光束在约100kHz供应5uJ于每一***束。在一个这类的实施例中，使用所述3×3***束以大约100mm/秒的速度对晶圆划线单程，并同时产生三条划线痕。每单一束的等效划线速度约100mm/秒乘以3倍，要求大约300mm/秒。在一个实施例中，3×3***束用于提供划线沟道的平整度的一致性。
因此，在实施例中，以***束激光划线处理将掩模图案化包括：将激光束***为M×N个点的阵列，M及N其中的一者大于1。在一个这类的实施例中，M及N两者皆大于1。在另一个这类的实施例中，M×N点的阵列中的全部点具有相同的功率。在另一个这类的实施例中，所述点中的第一点与所述点中的第二点具有不同的功率，例如：点至点的功率***比例可有所差异。在特定的实施例中，M及N皆等于2(M=2，N=2)，且M×N点的阵列具有诸如(但不限于)正方形或矩形的形状。
在实施例中，参照流程图100的操作104，可能使用激光脉冲的***序列(split train)。取决于正被烧蚀层的复杂性，单一脉冲的***序列可能无法为烧蚀性能提供最佳化的能量。然而，在单一脉冲供应较大强度可能导致缺陷的形成。相反，在实施例中，使用多脉冲串的***序列来烧蚀。
联同***束激光划线的使用，基于飞秒的激光(相对于例如：基于皮秒的激光或基于纳秒的激光)的使用，可能被进一步用于最佳化正进行单分处理层的复杂堆迭的烧蚀性能。因此，在实施例中，以激光划线处理将掩模202图案化包括：使用具有飞秒范围内的脉宽的激光。具体而言，具有在可见光谱加上紫外线(ultra-violet;UV)及红外线(infra-red;IR)范围(总计宽频光谱)内的波长的激光可用于提供基于飞秒的激光，亦即具有量级为飞秒(10-15秒)的脉宽的激光。在一个实施例中，烧蚀不依赖于或基本不依赖于波长，且因此适合于复合薄膜，诸如掩模202的薄膜、切割道207的薄膜及可能半导体晶圆或基板204的一部分的薄膜。
图5图示依据本发明实施例的使用飞秒范围内的激光脉宽相对于较长脉宽的效果。参照图5，与较长脉宽宽度相比(例如，藉由皮秒处理通孔500B产生损坏502B及藉由纳秒处理通孔500A产生显著损坏502A)，使用具有飞秒范围内的脉宽的激光缓解或消除了热损坏问题(例如，藉由飞秒处理通孔500C产生损坏最小至无损坏502C)。在形成通孔500C期间损坏的消除或缓解可归因于缺乏低能量再耦合(如见于基于皮秒的激光烧蚀)或热平衡(如见于基于纳秒的激光烧蚀)，如图5所示。
激光参数选择（诸如脉宽）对于发展成功的激光划线及切割处理可能是关键，成功的激光划线及切割处理将切屑、微裂及分层降至最低，以达成平整的激光切口。激光划线切口愈平整，则用于最终的管芯单分而执行的蚀刻处理愈平顺。在半导体器件晶圆中，许多不同材料类型(例如导体、绝缘体、半导体)及厚度的功能层通常安置于半导体器件晶圆上。此类材料可包括(但不限于)诸如聚合物的有机材料、金属或诸如二氧化硅及氮化硅的无机介电质。
安置于晶圆或基板上的各个集成电路之间的切割道可包括与所述集成电路本身相似或相同的层。举例而言，图6图示依据本发明的实施例的材料的堆迭的横截面图，所述材料可用于半导体晶圆或基板的切割道区域中。
参照图6，切割道区域600包括硅基板的顶部部分602、第一二氧化硅层604、第一蚀刻终止层606、第一低介电常数介电层608(例如，具有小于二氧化硅的介电常数4.0的介电常数)、第二蚀刻终止层610、第二低介电常数介电层612、第三蚀刻终止层614、无掺杂硅玻璃(undoped silicaglass;USG)层616、第二二氧化硅层618及光致抗蚀剂层620，上述层具有图示的相对厚度。铜金属622安置于第一蚀刻终止层606与第三蚀刻终止层614之间，且穿过第二蚀刻终止层610。在特定实施例中，第一蚀刻终止层606、第二蚀刻终止层610及第三蚀刻终止层614由氮化硅组成，而低介电常数介电层608及612由掺杂碳的氧化硅材料所组成。
在公知的激光照射(诸如基于纳秒或基于皮秒的激光照射)下，切割道600的材料在光吸收及烧蚀机制方面表现相当不同。举例而言，在正常情况下诸如二氧化硅的介电层对所有市售的激光波长基本上是透明的。相比之下，金属、有机物(例如：低介电常数材料)及硅能够非常容易地耦合光子，特别是响应于基于纳秒或基于皮秒的激光照射。在实施例中，以基于飞秒的激光划线处理使用***束激光划线处理，通过先烧蚀二氧化硅层，之后烧蚀低介电常数材料层及铜层，对二氧化硅层、低介电常数材料层及铜层进行图案化。
依据本发明的实施例，适合的基于飞秒的激光处理特征为高峰值强度(照射度)，所述高峰值强度通常在不同材料中导致非线性的相互作用。在一个这类的实施例中，飞秒激光源具有约10飞秒至500飞秒范围的脉宽，虽然所述脉宽较佳是在100飞秒至400飞秒的范围内。在一个实施例中，飞秒激光源具有约1570纳米至200纳米的范围内的波长，虽然较佳的波长范围是在540纳米至250纳米内。在一个实施例中，激光及对应的光学***在工作表面提供范围大约3微米至15微米的焦点，虽然较佳的范围是在大约5微米至10微米内。
最终会被***的空间光束剖面可能是单模(高斯)或具有顶帽形状的剖面。在实施例中，激光源在工作表面供应在大约0.5uJ至100uJ的范围内的脉冲功率，虽然较佳的范围是在大约1uJ至5uJ内。在实施例中，激光划线处理沿着工件表面以大约300mm/秒至5m/秒的范围内的速度执行，虽然较佳的速度是在500mm/秒至2m/秒的范围内。
***束划线处理可以仅执行单程或执行多程，但是，在一实施例中，较佳为执行1至2程。在一个实施例中，在工件表面的划线深度在大约5微米至50微米深的范围内，较佳在大约10微米至20微米深的范围内。在实施例中，虽然在硅晶圆上划线/切割，在元件/硅的界面所量测的切口宽度较佳的范围大约6微米至10微米，但激光光束产生的切口宽度范围大约在2微米至15微米内。
可以选择具有益处或优点的激光参数，诸如提供足够高的激光强度以达到无机介电质(例如：二氧化硅)的离子化，且在直接烧蚀无机介电质之前，将由底层损坏所造成的分层及切削减少至最小。又，可以选择参数，以精确控制的切削宽度(例如：切口宽度)及深度，以对于工业应用提供有意义的处理产量。如上所述，与基于皮秒的激光及基于纳秒的激光烧蚀处理相比，基于飞秒的激光更远远适合于提供此类优点。
然而，即使在基于飞秒的激光烧蚀光谱中，某些波长可提供比其他波长更好的性能。举例而言，在一实施例中，与具有更接近或在红外线范围内的波长相比，具有更接近或在紫外线范围内的波长的基于飞秒的激光处理提供了较平整的烧蚀处理。在特定实施例中，适合于半导体晶圆或基板划线的基于飞秒激光的处理是基于具有波长约小于或等于540纳米的激光。在特别是这类的实施例中，使用约小于或等于400飞秒的脉冲的激光，所述激光具有约小于或等于540纳米的波长。然而，在替代实施例中，使用双激光波长(例如，红外线激光与紫外线激光的组合)。
参照流程图100的操作106，及对应的图2C，透过经图案化的掩模208中的所述间隙210蚀刻半导体晶圆204，以单分集成电路206。依据本发明的实施例，蚀刻半导体晶圆204包括：藉由蚀刻初始由***束激光划线处理所形成的沟道212，以最终完全蚀刻穿过半导体晶圆204，如图2C所示。
在实施例中，蚀刻半导体晶圆204包括使用等离子体蚀刻处理。在实施例中，使用硅通孔型(through-silicon via type)蚀刻处理。举例而言，在特定实施例中，半导体晶圆204的材料蚀刻速率大于每分钟25微米。超高密度等离子体源可用于管芯单分处理的等离子体蚀刻部分。适合于执行此类等离子体蚀刻处理的处理腔室的实例为可购自Applied Materials(Sunnyvale,CA,USA)的Applied
Figure BDA0000463865770000121
SilviaTM Etch***。Applied 
Figure BDA0000463865770000122
SilviaTMEtch***组合电容及感应射频(radio frequency;RF)耦合，与仅电容性耦合甚至利用磁性增强所提供改良的可能情况相比，电容性与感应射频耦合给予离子密度及离子能量更多独立控制。此组合使离子密度能够与离子能量有效地去耦，以便即使在非常低的压力下，达到不具有可能有害的高直流(direct current；DC)偏置电平的相对较高密度的等离子体。这造成一个异常宽的处理窗口。然而，可使用任何能蚀刻硅的等离子体蚀刻腔室。在示例性实施例中，使用深硅蚀刻以大于公知硅蚀刻速率约40%的蚀刻速率蚀刻单晶硅基板或晶圆204，同时维持基本上精准的剖面控制及实质上无扇形的侧壁。在特定实施例中，使用硅通孔型(through-silicon via type)蚀刻处理。所述蚀刻处理是基于由反应性气体所产生的等离子体，所述反应性气体通常为氟基气体，诸如SF6、C4F8、CHF3、XeF2或能以相对快的反应速率蚀刻硅的任何其他反应性气体。在实施例中，在单分处理后，移除掩模层208，如图2C所示。
因此，请再参照流程图100及图2A至图2C，藉由初始烧蚀而执行晶圆切割，所述初始烧蚀使用***束激光划线处理烧蚀穿过掩模层，穿过晶圆切割道(包括金属化)，且部分进入硅基板。之后，借着后续的穿硅等离子体深蚀刻完成管芯单分。依据本发明的实施例，下文将结合图7A至7D来描述用于切割的材料堆迭的特定实例。
参照图7A，用于混合式激光烧蚀及等离子体蚀刻切割的材料堆迭包括掩模层702、器件层704及基板706。掩模层、器件层及基板被安置于管芯粘着薄膜708上方，所述管芯粘着薄膜708附着至衬带(backing tape)710。在实施例中，掩模层702为光致抗蚀剂层，诸如先前结合掩模202描述的光致抗蚀剂层。器件层704包括安置于单层或多层金属层(诸如铜层)及单层或多层低介电常数介电层(诸如掺碳氧化物层)上方的无机介电层(诸如二氧化硅)。器件层704也包括设置于集成电路之间的切割道，所述切割道包括与集成电路相同或相似的层。基板706为块状单晶硅基板。
在实施例中，块状单晶硅基板706会从背侧先减薄，再贴附管芯粘着薄膜708。可藉由背侧研磨处理执行所述减薄步骤。在一个实施例中，块状单晶硅基板706被减薄至厚度大约在50微米至100微米的范围内。在实施例中，重要的是应注意，减薄步骤是在激光烧蚀及等离子体蚀刻切割处理之前执行。在实施例中，光致抗蚀剂层702具有大约5微米的厚度，且器件层704具有大约2微米至3微米的厚度范围。在实施例中，管芯粘着薄膜708(或任何合适于能将已减薄或薄晶圆或基板粘接至衬带710的替代物)具有约20微米的厚度。
参照图7B，以***束激光划线处理712将掩模702、器件层704及基板706的一部分图案化，以在基板706上形成沟道714。参照图7C，使用穿硅等离子体深蚀刻处理716以将沟道714向下延伸至管芯粘着薄膜708，从而曝露管芯粘着薄膜708的顶部部分并单分所述硅基板706。在穿硅深等离子体蚀刻处理716期间，藉由光致抗蚀剂层702保护器件层704。
参照图7D，单分处理可进一步包括将管芯粘着薄膜708图案化，从而曝露衬带710顶部并单分管芯粘着薄膜708。在实施例中，藉由激光处理或藉由蚀刻处理单分管芯粘着薄膜。进一步实施例可包括后续从衬带710移除基板706已单分的部分(例如：作为各个集成电路)。在一个实施例中，已单分的管芯粘着薄膜708留存在基板706已单分部分的背侧。其他实施例可包括从器件层704移除起掩模作用的光致抗蚀剂层702。在可替换的实施例中，在基板706比约50微米更薄的情况下，使用激光烧蚀处理712以彻底单分基板706，而不使用额外的等离子体处理。
在实施例中，在单分管芯粘着薄膜708之后，从器件层704移除掩模光致抗蚀剂层702。在实施例中，从衬带710移除已单分的集成电路，以用于封装。在一个这类实施例中，经图案化的管芯粘着薄膜708留存于每一集成电路的背侧上，且被包含在最后封装中。然而，在另一实施例中，在单分处理期间或在单分处理后，移除经图案化的管芯粘着薄膜708。
单一处理工具可经配置，以执行混合具有***束激光切割的激光及等离子体蚀刻单分处理中的许多或全部操作。举例而言，图8图示依据本发明实施例的用于激光或等离子体切割晶圆或基板的工具布局方块图。
参照图8，处理工具800包括工厂界面802(factory interface;FI)，所述工厂界面802具有与工厂界面802耦接的多个装载锁定室804。群集工具806耦接于工厂界面802。群集工具806包括一个或多个等离子体蚀刻腔室，诸如等离子体蚀刻腔室808。激光划线设备810也耦接于工厂界面802。在一ge实施例中，处理工具800的整个占地面积约3500毫米(3.5米)乘以约3800毫米(3.8米)，如图8所示。
在实施例中，激光划线设备810容纳已配置来执行***束激光划线处理的激光设备。所述激光可适合于执行混合式激光及蚀刻单分处理的激光烧蚀部份，诸如上述的激光烧蚀处理。在一个实施例中，激光划线设备810亦包括分束器。在特定实施例中，分束器相似于结合图3及图4所述的其中一个分束器。在一实施例中，激光划线设备810的整个占地面积可为约2240毫米乘以约1270毫米，如图8所示。
在一实施例中，激光划线设备810的分束器经配置以将来自于激光的激光光束***为M×N点的阵列，M×N点的阵列中M或N其中一者大于1。在一个这类实施例中，M及N二者皆大于1。在另一个这类实施例中，M×N点的阵列中的全部点具有相同的功率。在另一个这类实施例中，所述点的第一点与所述点的第二点具有不同的功率。在特定的实施例中，M=2且N=2，且M×N点的阵列具有诸如(但不限于)正方形或矩形的形状。
在实施例中，一个或多个等离子体蚀刻腔室808经配置用以透过经图案化的掩模中的所述间隙来蚀刻晶圆或基板，以单分多个集成电路。在一个这类的实施例中，一个或多个等离子体蚀刻腔室808经配置来执行深硅蚀刻处理。在特定实施例中，一个或多个等离子体蚀刻腔室808为可购自Applied Materials(Sunnyvale,CA,USA)的Applied
Figure BDA0000463865770000141
SilviaTM Etch***。可为深硅蚀刻特别设计蚀刻腔室，所述深硅蚀刻用以创造安放于单晶硅基板或晶圆之上，或单晶硅基板或晶圆之中的单分化集成电路。在实施例中，等离子体蚀刻腔室808包括高密度等离子体源以促进高的硅蚀刻速率。在实施例中，处理工具800的群集工具806部分中包括超过一个蚀刻腔室，以使单分或切割处理中能具有高制造产量。
工厂界面802可为合适的大气端口，以连接具有激光划线设备810的外部制造设施与群集工具806。工厂界面802可包括具有臂杆或叶片的机械手，所述机械手用来将晶圆(或所述晶圆的运载架)从储存单元(诸如前开口式晶圆盒)传送进入群集工具806或激光划线设备810或所述两者中。
群集工具806可包括适合于在单分方法中执行功能的其他腔室。举例而言，在一个实施例中，群集工具806包括沉积腔室812，来取代额外的蚀刻腔室。沉积腔室812可经配置用以在晶圆或基板的激光划线之前，将掩模沉积于晶圆或基板的器件层上或上方。在一个这类的实施例中，沉积腔室812适合于用来沉积光致抗蚀剂层。在另一实施例中，群集工具806包括湿/干站814，以取代额外的蚀刻腔室。湿/干站适合于在基板或晶圆的激光划线及等离子体蚀刻单分处理之后，清除残留物及碎片，或用来移除掩模。在实施例中，群集工具806也包括做为处理工具800的部件的量测站。
本发明实施例可被提供作为计算机程序产品或软件，所述计算机程序产品或软件可包括机器可读介质，所述机器可读介质上储存有指令，所述指令可用来编程计算机***(或其他电子元件)以执行依据本发明实施例的处理。在一个实施例中，计算机***与结合于图8所描述的处理工具800耦接。机器可读介质包括用来储存或传递机器(例如：计算机)可读格式的信息的任何机构。举例来说，机器可读(例如：计算机可读)介质包括：机器(例如：计算机)可读储存介质(例如：只读存储器(read only memory;ROM)、随机存取存储器(random access memory;RAM)、磁碟储存介质、光学储存介质、快闪存储器元件等等)、机器(例如：计算机)可读传输介质(电气、光学、声学或其他传播信号格式(例如：红外线信号、数字信号等等))等等。
图9图示以计算机***900为示例性形式的机器的示意图，可在所述计算机***中执行一组指令用以使所述机器执行任何本文所描述的方法中的一者或多者。在替代的实施例中，机器可在区域网络(Local AreaNetwork;LAN)、企业内部网络、企业外部网络或网际网络中连结(例如：网络连接)于其他机器。所述机器可在客户机-服务器网络环境中，做为服务器或客户机机器操作，或者在对等(或分散式)网络环境中，做为对等机器操作。所述机器可以是个人计算机(personal computer;PC)、平板PC、机顶盒(set-top box;STB)、个人数字助理(personal digital assistant;PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或桥接器，或能够执行由所述机器所采取的指定动作的一组指令(顺序操作或其他方式)的任何机器。此外，虽仅有图示单一机器，但术语“机器”亦应被视为包括任何机器(例如：计算机)的集合，所述机器个别或共同执行一组(或多组)指令，以执行本文所描述的方法中的任何一者或多者。
示例性计算机***900包括处理器902、主存储器904(例如：只读存储器(read-only memory;ROM)、快闪存储器、诸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等等的动态随机存取存储器(dynamic randomaccess memory；DRAM))、静态存储器906(例如：快闪存储器、静态随机存取存储器(static random access memory;SRAM)等等)、及辅助存储器918(例如：数据储存元件)，以上所述设备经由总线930相互通讯。
处理器902代表一个或多个通用处理器元件，诸如：微处理器、中央处理单元或类似的元件。更特别地，处理器902可以是复杂指令集计算(complex instruction set computing;CISC)微处理器、精简指令集计算(reduced instruction set computing;RISC)微处理器、超长指令集计算(verylong instruction word;VLIW)微处理器、实施其他指令集的处理器或实施指令集组合的处理器。处理器902亦可为一个或多个专用处理器元件，诸如：专用集成电路(application specific integrated circuit;ASIC)、现场可编程门阵列(field programmable gate array;FPGA)、数字信号处理器(digital signalprocessor;DSP)、网络处理器或这类元件。处理器902经配置以执行用于执行本文所述操作的处理逻辑926。
计算机***900可更进一步包括网络接口装置908。计算机***900亦可包括视频显示单元910(例如：液晶显示器(liquid crystal display;LCD)、发光二极管显示器(light emitting diode display;LED)或阴极射线管(cathoderay tube;CRT))、字母数字输入装置912(例如：键盘)、光标控制装置914(例如：鼠标)及信号产生装置916(例如：扬声器)。
辅助存储器918可包括机器可存取储存介质931(或更具体而言，计算机可读储存介质)，所述机器可存取储存介质931上可储存一组或多组指令(例如：软件922)，所述指令实现本文所描述的任何一个或多个的方法或功能。在计算机***900执行软件922期间，软件922亦可完整或至少部份地常驻于主存储器904及/或处理器902内部，主存储器904及处理器902亦构成机器可读储存介质。可经由网络界面元件908在网络920上进一步传输或接收软件922。
尽管在示例性实施例中将机器可存取储存介质931图示为单个介质，但术语“机器可读取储存介质”应被视为包括储存一组或多组指令的单个介质或多个介质(例如集中式或分布式资料库，和/或相关联的高速缓存及服务器)。术语“机器可读取储存介质”亦应被视为包括能够储存或编码一组指令的任何介质，以由机器执行并使机器执行本发明的方法中任何一者或多者。术语“机器可读取储存介质”因此而被视为包括(但不限于)固态存储器、光学及磁性介质。
依据本发明的实施例，可使数据处理***执行切割半导体晶圆方法的指令储存于机器可存取储存介质上，所述半导体晶圆具有多个集成电路。所述方法包括在半导体晶圆上方形成掩模，所述掩模由覆盖及保护集成电路的一层组成。之后，以***束激光划线处理将所述掩模图案化，以提供具有间隙的经图案化的掩模。在所述集成电路之间曝露所述半导体晶圆区域。之后，透过所述经图案化的掩模中的所述间隙蚀刻所述半导体晶圆，以单分集成电路。
因此，切割半导体晶圆的方法已被揭示，每一晶圆具有多个集成电路。依据本发明的实施例，所述切割具有多个集成电路的半导体晶圆的方法包括以下步骤：在半导体晶圆上方形成掩模，所述掩模由覆盖及保护所述集成电路的层组成。所述方法亦包括以***束激光划线处理将所述掩模图案化，以提供具有间隙的经图案化的掩模，从而曝露位于所述集成电路之间的所述半导体晶圆区域。所述方法亦包括透过所述经图案化的掩模中的所述间隙，蚀刻半导体晶圆以单分所述集成电路。在一个实施例中，以***束激光划线处理将所述掩模图案化的步骤包括：将激光光束***成M×N点的阵列，其中，M及N其中一者大于1。在一个实施例中，以***束激光划线处理将所述掩模图案化的步骤包括：使用基于飞秒的激光。

Claims (15)

1.一种切割包含多个集成电路的半导体晶圆的方法，所述方法包括以下步骤：
在所述半导体晶圆上方形成掩模，所述掩模包含覆盖及保护所述集成电路的层；
以***束激光划线处理将所述掩模图案化，以提供具有多个间隙的经图案化的掩模，从而曝露位于所述集成电路之间的所述半导体晶圆的多个区域；以及
透过所述经图案化的掩模中的所述间隙蚀刻所述半导体晶圆，以单分所述集成电路。
2.如权利要求1所述的方法，其中，以所述***束激光划线处理处理将所述掩模图案化的步骤包括以下步骤：将激光束***为M×N点的阵列，在所述M×N点的阵列中，M或N其中之一大于1。
3.如权利要求2所述的方法，其中，M及N两者皆大于1。
4.如权利要求2所述的方法，其中，所述M×N点的阵列中的全部点具有相同功率。
5.如权利要求2所述的方法，其中，所述点中的第一点与所述点中的第二点具有不同的功率。
6.如权利要求3所述的方法，其中，M=2且N=2，且所述M x N点的阵列具有从由正方形及矩形所组成的群组中选择的形状。
7.如权利要求1所述的方法，其中，以所述***束激光划线处理将所述掩模图案化的步骤包括以下步骤：使用基于飞秒的激光。
8.一种切割包含多个集成电路的半导体晶圆的方法，所述方法包括以下步骤：
在所述半导体晶圆上方形成掩模，所述掩模包含覆盖及保护所述集成电路的层；
以***束激光划线处理将所述掩模图案化，以提供具有多个间隙的经图案化的掩模，从而曝露位于所述集成电路之间的所述半导体晶圆的多个区域，其中，所述***束激光划线处理包括将激光束***为M×N点的阵列，其中，M及N二者皆大于1；以及
透过所述经图案化的掩模中的所述间隙，单分所述集成电路。
9.如权利要求8所述的方法，其中，所述M×N点的阵列中的全部点具有相同功率。
10.如权利要求8所述的方法，其中，所述点中的第一点与所述点中的第二点具有不同的功率。
11.如权利要求8所述的方法，其中，M=2且N=2，且所述M×N点的阵列具有从由正方形及矩形所组成的群组中选择的形状。
12.如权利要求8所述的方法，其中，以所述***束激光划线处理将所述掩模图案化的步骤包括以下步骤：使用基于飞秒的激光。
13.如权利要求8所述的方法，其中，透过所述经图案化的掩模中的所述间隙单分所述集成电路的步骤包括以下步骤：使用所述***束激光划线处理。
14.如权利要求8所述的方法，其中，透过所述经图案化的掩模中的所述间隙单分所述集成电路的步骤包括以下步骤：使用不同于所述***束激光划线处理的处理。
15.一种用来切割包含多个集成电路的半导体晶圆的***，所述***包括：
工厂界面；
激光划线设备，所述激光划线设备耦接于所述工厂界面，并包含激光，所述激光耦接于分束器；以及
等离子体蚀刻腔室，耦接于所述工厂界面。
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