CN111800127A - 锁相环电路 - Google Patents
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Abstract
本发明揭示了一种锁相环电路，此电路核心包括模拟的比例通路和数字的积分通路，其积分通路包含有两个数字积分器，可以联合或者分别去控制VCO电路。本发明克服了纯粹模拟锁相环或者纯数字锁相环电路的缺点，不仅可以在普通的输出固定的频率的锁相环的场合使用，还可以用在FMCW，SSC等特定场合的应用。
Description
技术领域
本发明涉及锁相环电路的技术领域，具体涉及一种混合双积分架构的锁相环电路。
背景技术
在现代电子***中，锁相环有着广泛的应用，比如在高速IO接口中PLL(PhaseLockedLoop，锁相环)用来产生发射和接收的时钟，无线通信***中，PLL用来产生各种调频调相信号。在毫米波雷达***中，PLL用来产生FMCW(FrequencyModulatedContinuousWave，调频连续波)信号。
锁相环可以通过传统的模拟方式来实现，包括一个PFD(鉴频鉴相器)，CP(电荷泵)，LPF(模拟低通滤波器)，VCO(压控振荡器)，分频器等部件。与模拟实现方式对应，近年来全数字锁相环ADPLL越来越普遍，在ADPLL中，LPF，VCO和CP都使用了数字的方式实现。与模拟锁相环相比，ADPLL具有易于转移到其他工艺，更适合低电压先进工艺等特点。
尽管ADPLL不再需要模拟电路，但是基于TDC(时间数字转换)的PFD电路却需要很高精度来降低带内噪声，电路一般非常复杂，BBPFD虽然没有精度的要求，但是由于其本身非线性的问题也会引入有限环和小信号传递函数严重受到噪声影响等问题。
混合结构的hybridPLL结合了两种PLL的优点，通常hybridPLL包含两个通路，模拟的比例通路和数字的积分通路。这种PLL既保留了数字PLL易于移植，对CMOS电路非常易于实现的特点，也保留了模拟PLL中线性的相位响应的特性，所以在使用中越来越受欢迎。
此外，在某些特定的使用中，比如FMCW或者SSC中，需要PLL产生频率随时间变换的调制信号，对于一般的PLL(包含上述说所的模拟，数字或者混合架构的PLL)而言，必然会在鉴相器(PFD)的输入端产生相差，这既会增加***的噪声，也增加了电荷泵等电路的设计难度。
因此，针对上述技术问题，有必要提供一种新的锁相环电路。
发明内容
本发明的目的在于提供一种锁相环电路，以解决现有技术中在特定领域应用时容易产生噪声和成本高的问题。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一实施例中，一种锁相环电路，包括：
鉴频鉴相器，接收输入信号和反馈信号，并且基于所述输入信号和所述反馈信号的相位比较来产生多个控制信号；
模拟的比例通路，从所述鉴频鉴相器接收所述控制信号并且基于所述控制信号来产生压控振荡器的第一控制信号；
数字的积分通路，包括：
TDC/BB，其输入耦合至所述鉴频鉴相器输入端或输出端；
第一积分器，其输入连接至所述TDC/BB的输出端；
第二积分器，其输入连接至所述第一积分器的输出端，所述第一积分器的输出信号和第二积分器的输出信号相加后产生压控振荡器的第二控制信号，或所述第一积分器的输出信号和第二积分器的输出信号直接作为压控振荡器的第二控制信号；
压控振荡器，接收所述第一控制信号和所述第二控制信号作为输入，并且生成具有基于所述第一控制信号和所述第二控制信号的频率的输出信号；
反馈路径，被耦合到所述压控振荡器以接收所述输出信号并且产生所述反馈信号。
优选的，在上述的锁相环电路中，所述第一积分器包括第一加法器和第一寄存器，该第一寄存器的输入端连接至所述第一加法器的输出端，所述第一寄存器的输出端连接至所述第一加法器的输入端。
优选的，在上述的锁相环电路中，所述第二积分器包括第二加法器和第二寄存器，该第二寄存器的输入端连接至所述第二加法器的输出端，所述第二寄存器的输出端连接至所述第二加法器的输入端。
优选的，在上述的锁相环电路中，所述第二积分器还包括第三加法器和增益模块，
所述第一积分器的输出信号通过所述第三加法器和一个常数做减法，其输出经过增益模块后送入所述第二加法器。
优选的，在上述的锁相环电路中，所述数字的积分通路还包括增益调整模块，
该增益调整模块被配置为将来自TDC/BB的输出信号进行增益，然后送入所述第一积分器。
优选的，在上述的锁相环电路中，所述模拟的比例通路包括：
一电荷泵，从所述鉴频鉴相器接收所述控制信号并且基于所述控制信号来产生初始压控振荡器控制信号；
一环路滤波器，基于所述初始压控振荡器控制信号来生成所述第一控制信号。
优选的，在上述的锁相环电路中，所述环路滤波器包括串联在所述电荷泵的输出端子与地之间的一电阻器和一电容器。
优选的，在上述的锁相环电路中，所述反馈路径包括一分频器，所述分频器的一输入端接所述压控振荡器的输出端，所述分频器的另一输入端接频率控制字，所述分频器的输出端连接所述鉴频鉴相器的输入端。
一实施例中，一种锁相环电路，包括：
TDC/BB；
第一积分器，其输入连接至所述TDC/BB的输出端；
第二积分器，其输入连接至所述第一积分器的一输出端；
加法器，其两个输入端分别耦合至所述第一积分器的另一输出端、以及所述第二积分器的输出端。
一实施例中，一种锁相环电路，包括：
第一积分器，包括第一加法器和第一寄存器，该第一寄存器的输入端连接至所述第一加法器的输出端，所述第一寄存器的输出端连接至所述第一加法器的输入端；
第二积分器，包括第二加法器、第二寄存器、第三加法器和增益模块，该第二寄存器的输入端连接至所述第二加法器的输出端，所述第二寄存器的输出端连接至所述第二加法器的输入端，所述第一积分器的输出信号通过所述第三加法器和一个常数做减法，其输出经过增益模块后送入所述第二加法器；
增益调整模块，该增益调整模块被配置为将控制信号进行增益，然后送入所述第一积分器。
与现有技术相比，本发明提供了一种新的hybridPLL架构，它既保留了数字PLL易于移植，对CMOS电路非常易于实现的特点，也保留了模拟PLL中线性的相位响应的特性，同时也适用与FMCW或者SSC等特定场合的使用。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请第一实施例中锁相环电路示意图；
图2是本申请一实施例中双积分电路的示意图；
图3是本申请第二实施例中锁相环电路示意图；
图4是本申请第三实施例中锁相环电路示意图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
参照图1，本发明的第一实施例中提供一种锁相环电路。锁相环包括鉴频鉴相器(PFD)101，该鉴频鉴相器101接收输入参考时钟refclk和反馈时钟fbclk。
鉴频鉴相器101具有被耦接至电荷泵102的多个输出端用以输出UP、DN信号。电荷泵102进而具有被耦接至环路滤波器的输出端，该环路滤波器进而被耦接至压控振荡器(VCO)103。VCO103的输出端经由分频器111被耦接至鉴频鉴相器101的输入端。
环路滤波器可以使用任何类型的滤波器，然而作为示例，滤波器包括串联在电荷泵102的输出端子与地之间的一电阻器104和一电容器105。电阻器104和电容器105形成并联RC滤波器。
输出信号Fout通过分频器111被反馈回***的输入作为反馈信号fbclk，以产生负反馈回路。
锁相环电路还包括数字的积分通路，该数字的积分通路包括时间数字转换器电路106和双积分电路109。
UP、DN信号分别送到电荷泵102和时间数字转换器电路106。电荷泵102产生一个电流输出流过电阻器104和电容器105，产生控制电压vprop，vprop作为VCO103的模拟控制电压，电阻器104的另外一端接一个直流偏置电平。电荷泵102，电阻器104和电容器105组成混合PLL的模拟比例通路。时间数字转换器电路106的输出tdc送到双积分电路109，双积分电路109包括第一积分器107和第二积分器108，第一积分器107和第二积分器108的输出int1和int2相加后再送到VCO103的数字控制字用来调整VCO的频率。时间数字转换器电路106和双积分电路109构成混合PLL的数字积分通路。VCO103的输出fout同时也输入的反馈分频器111，分频器111的另外一个输入是频率控制字FCW，其输出即为反馈时钟fbclk，会输入到PFD形成一个环路。
参照图2，是本实施例中的双积分电路的一种实现方式，输入信号tdc首先经过增益调整模块201，对输入信号进行适当的增益控制后送入第一积分器，第一积分器107由加法器202和寄存器203组成，其输出int1既送到加法器209，又送到第二积分器，第二积分器由加法器205、增益模块206、加法器207、寄存器208组成，int1通过加法器205和一个常数C做减法，其输出经过增益控制模块206后送入加法器207和寄存器208组成的积分器。第二积分器的输出int2和int1一起通过加法器209相加后产生的数字控制信号作为数字控制字控制VCO的频率。
本实施例中，因为采用了双通路的结构，对于输出固定频率的PLL，当锁定状态时，模拟通路的控制电压会稳定在共模偏置电压附近，大大简化了对电荷泵的设计要求。同时对于双积分环路种的int1会稳定在预设的常数C。当我们进行FMCW等频率调整时，双积分环路的int1会和预设的常数C产生一个固定的偏差，这样int2会随时间上升或者下降使VCO的频率发生改变。因为int1是一个固定的值，这必然要求TDC的输出是平均值为0的值，所以，当我们使用双积分的PLL进行频率扫描时，refclk和fbclk的时钟依然是对齐的，这大大降低了电路的噪声，同时保持了对电荷泵的低要求。
使用双通路的另一个好处是，对与TDC的量化噪声，因为只通过积分通路影响环路，所有不需要使用量化精度很高的TDC，这大大降低了对TDC设计的要求。
参照图3，本发明的第二实施例中提供一种锁相环电路。锁相环包括鉴频鉴相器(PFD)301，该鉴频鉴相器301接收输入参考时钟refclk和反馈时钟fbclk。
鉴频鉴相器301具有被耦接至电荷泵302的多个输出端用以输出UP、DN信号。电荷泵302进而具有被耦接至环路滤波器的输出端，该环路滤波器进而被耦接至压控振荡器(VCO)303。VCO303的输出端经由分频器311被耦接至鉴频鉴相器301的输入端。
环路滤波器可以使用任何类型的滤波器，然而作为示例，滤波器包括串联在电荷泵302的输出端子与地之间的一电阻器304和一电容器305。电阻器304和电容器305形成并联RC滤波器。
输出信号Fout通过分频器311被反馈回***的输入作为反馈信号fbclk，以产生负反馈回路。
锁相环电路还包括数字的积分通路，该数字的积分通路包括时间数字转换器电路306和双积分电路309。双积分电路309包括第一积分器307和第二积分器308，第一积分器307和第二积分器308的输出int1和int2相加后再送到VCO303的数字控制字用来调整VCO的频率。
本实施例和第一实施例的不同在于，基于TDC的数字鉴相器直接比较refclk和fbclk的相位差，而不是用updn信号来得到相位差。
参照图4，本发明的第三实施例中提供一种锁相环电路。锁相环包括鉴频鉴相器(PFD)401，该鉴频鉴相器401接收输入参考时钟refclk和反馈时钟fbclk。
鉴频鉴相器401具有被耦接至电荷泵402的多个输出端用以输出UP、DN信号。电荷泵402进而具有被耦接至环路滤波器的输出端，该环路滤波器进而被耦接至压控振荡器(VCO)403。VCO403的输出端经由分频器411被耦接至鉴频鉴相器401的输入端。
环路滤波器可以使用任何类型的滤波器，然而作为示例，滤波器包括串联在电荷泵402的输出端子与地之间的一电阻器404和一电容器405。电阻器404和电容器405形成并联RC滤波器。
输出信号Fout通过分频器411被反馈回***的输入作为反馈信号fbclk，以产生负反馈回路。
锁相环电路还包括数字的积分通路，该数字的积分通路包括时间数字转换器电路406和双积分电路409。双积分电路409包括第一积分器407和第二积分器408，第一积分器407和第二积分器408的输出int1和int2相加后再送到VCO403的数字控制字用来调整VCO的频率。
本实施例和第一实施例的不同在于，两个积分器的输出并没有相加后再去控制VCO，而是直接分别去控制VCO，在VCO内部做加法。
第一积分器和第二积分器都需要一定的增益控制来保证***稳定，可选的，时间数字转换器电路TDC106也可以为bangbang结构。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (10)
1.一种锁相环电路，其特征在于，包括：
鉴频鉴相器，接收输入信号和反馈信号，并且基于所述输入信号和所述反馈信号的相位比较来产生多个控制信号；
模拟的比例通路，从所述鉴频鉴相器接收所述控制信号并且基于所述控制信号来产生压控振荡器的第一控制信号；
数字的积分通路，包括：
TDC/BB，其输入耦合至所述鉴频鉴相器输入端或输出端；
第一积分器，其输入连接至所述TDC/BB的输出端；
第二积分器，其输入连接至所述第一积分器的输出端，所述第一积分器的输出信号和第二积分器的输出信号相加后产生压控振荡器的第二控制信号，或所述第一积分器的输出信号和第二积分器的输出信号直接作为压控振荡器的第二控制信号；
压控振荡器，接收所述第一控制信号和所述第二控制信号作为输入，并且生成具有基于所述第一控制信号和所述第二控制信号的频率的输出信号；
反馈路径，被耦合到所述压控振荡器以接收所述输出信号并且产生所述反馈信号。
2.根据权利要求1所述的锁相环电路，其特征在于，所述第一积分器包括第一加法器和第一寄存器，该第一寄存器的输入端连接至所述第一加法器的输出端，所述第一寄存器的输出端连接至所述第一加法器的输入端。
3.根据权利要求1所述的锁相环电路，其特征在于，所述第二积分器包括第二加法器和第二寄存器，该第二寄存器的输入端连接至所述第二加法器的输出端，所述第二寄存器的输出端连接至所述第二加法器的输入端。
4.根据权利要求3所述的锁相环电路，其特征在于，所述第二积分器还包括第三加法器和增益模块，
所述第一积分器的输出信号通过所述第三加法器和一个常数做减法，其输出经过增益模块后送入所述第二加法器。
5.根据权利要求1至3任一所述的锁相环电路，其特征在于，所述数字的积分通路还包括增益调整模块，
该增益调整模块被配置为将来自TDC/BB的输出信号进行增益，然后送入所述第一积分器。
6.根据权利要求1所述的锁相环电路，其特征在于，所述模拟的比例通路包括：
一电荷泵，从所述鉴频鉴相器接收所述控制信号并且基于所述控制信号来产生初始压控振荡器控制信号；
一环路滤波器，基于所述初始压控振荡器控制信号来生成所述第一控制信号。
7.根据权利要求6所述的锁相环电路，其特征在于，所述环路滤波器包括串联在所述电荷泵的输出端子与地之间的一电阻器和一电容器。
8.根据权利要求1所述的锁相环电路，其特征在于，所述反馈路径包括一分频器，所述分频器的一输入端接所述压控振荡器的输出端，所述分频器的另一输入端接频率控制字，所述分频器的输出端连接所述鉴频鉴相器的输入端。
9.一种锁相环电路，其特征在于，包括：
TDC/BB；
第一积分器，其输入连接至所述TDC/BB的输出端；
第二积分器，其输入连接至所述第一积分器的一输出端；
加法器，其两个输入端分别耦合至所述第一积分器的另一输出端、以及所述第二积分器的输出端。
10.一种锁相环电路，其特征在于，包括：
第一积分器，包括第一加法器和第一寄存器，该第一寄存器的输入端连接至所述第一加法器的输出端，所述第一寄存器的输出端连接至所述第一加法器的输入端；
第二积分器，包括第二加法器、第二寄存器、第三加法器和增益模块，该第二寄存器的输入端连接至所述第二加法器的输出端，所述第二寄存器的输出端连接至所述第二加法器的输入端，所述第一积分器的输出信号通过所述第三加法器和一个常数做减法，其输出经过增益模块后送入所述第二加法器；
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| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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