CN103684362A

CN103684362A - 多相位时钟除频器

Info

Publication number: CN103684362A
Application number: CN201210332189.5A
Authority: CN
Inventors: 陈奕光
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2012-09-10
Filing date: 2012-09-10
Publication date: 2014-03-26
Anticipated expiration: 2032-09-10
Also published as: CN103684362B

Abstract

本发明公开了一种多相位时钟除频器，包括有一参考时钟产生装置，用来产生多个参考时钟；以及一或多个输出时钟产生装置，每一个输出时钟产生装置包括有一第一多任务器，用来选择输出一选定参考时钟；一第二多任务器，用来选择输出一第一选定输入时钟；一第三多任务器，用来选择输出一第二选定输入时钟；一第一正反器，用来根据该选定参考时钟及该第一选定输入时钟输出一第一取样时钟；一第二正反器，用来根据该第一取样时钟及该第二选定输入时钟输出一第二取样时钟；以及一第四多任务器，用来选择输出该第一取样时钟或该第二取样时钟，以产生一输出时钟。

Description

多相位时钟除频器

技术领域

本发明涉及一种多相位时钟除频器（multiphase clock divider），尤其涉及一种可通过产生参考时钟并根据***对时间余裕（timing margin）的需求来设计的多相位时钟除频器，可确保取样用的正反器至少都有二分之一乘以输入时钟周期的建立时间（set up time）。

背景技术

随着制程的进步，集成电路***的复杂度愈来愈高，而***对于时钟的稳定性及准确度要求也逐渐提升。多相位时钟除频器可同时产生一或多个具有相同频率但不同相位的时钟，已被广泛应用于各种***，例如有线与无线网络信号传输、微处理器***等。

请参考图1A，图1A为公知一多相位时钟除频器100的示意图。多相位时钟除频器100可接收N个输入时钟Sin，并产生N个除k的输出时钟Sout。如图1A所示，若输入时钟Sin的频率为f_o，输出时钟Sout的频率则为f_o/k，其N个输入时钟Sin具有N个不同相位，而N个输出时钟Sout也具有N个不同相位，且分别对应于N个输入时钟Sin的相位。

然而，***往往只需要少数时钟即可运作，因此公知技术还发展出N个输入时钟对应至1个输出时钟的多相位时钟除频器。请参考图1B，图1B为公知一多相位时钟除频器102的示意图。多相位时钟除频器102可接收N个输入时钟Sin，并产生1个除k的输出时钟Sout。如图1B所示，若输入时钟Sin的频率为f_o，输出时钟Sout的频率则为f_o/k，其N个输入时钟Sin具有N个不同相位，输出时钟Sout则可能具有N*k种不同的相位。若***需要大于1个输出时钟，则可复制图1B的架构，以产生多个不同相位的输出时钟。

一般而言，除频器可通过除二的除频电路来实现。请参考图2A及图2B，图2A绘示一以D型正反器实现的除二电路20，而图2B则为除二电路20的输入时钟Sin及输出时钟Sout的波形示意图。如图2B所示，当输入时钟Sin由低准位切换至高准位时，输出时钟Sout可能由低准位切换至高准位，或由高准位切换至低准位。因此，输入时钟Sin及输出时钟Sout有两种不同的相位关系。而当除频器的除数增加时，输入时钟Sin及输出时钟Sout可能有两种以上的相位关系。举例来说，将T组除二电路串接起来，可得到一个除2^T的除频电路，此除频电路的输出时钟与输入时钟可能有2^T种不同的相位关系。

公知校准输出时钟相位的方式是采用侦测并重设（detect and reset）的方式，针对除2^T的除频电路来说，T组除二电路具有各自的侦测电路，每一侦测电路利用三组不同相位的输入时钟来判断各组除二电路的输出时钟为何种相位，进而决定是否需要将目前状态重设。举例来说，请参考图3A，图3A为公知侦测并重设的一多相位时钟除频器30的示意图。多相位时钟除频器30可产生N个输出时钟PHO(360°*i/N)，其中i为1～N之间任意正整数。如图3A所示，针对每一输入时钟PHI(360°*i/N)及其所对应的输出时钟PHO(360°*i/N)，多相位时钟除频器30需要使用输入时钟PHI(360°*i/N)、PHI(360°*(i+1)/N)及PHI(360°*(i+2)/N)来进行侦测并重设。进一步地，以一除四的时钟除频器310为例，请参考图3B，时钟除频器310包括有除二电路312、314以及侦测及重设控制电路316、318。如图3B所示，输入时钟PHI(0°)经由除二电路312除频而产生中间时钟PHM(0°)，中间时钟PHM(0°)再经由除二电路314除频而产生输出时钟PHO(0°)。中间时钟PHM(0°)与输入时钟PHI(0°)具有两种相位关系，因此侦测及重设控制电路316必须利用三组不同相位的输入时钟PHI(0°)、PHI(360°*1/N)及PHI(360°*2/N)来判断中间时钟PHM(0°)为何种相位，进而决定是否需要将目前状态重设。另一方面，输出时钟PHO(0°)与中间时钟PHM(0°)也具有两种相位关系，因此侦测及重设控制电路318必须利用三组不同相位的中间时钟PHM(0°)、PHM(360°*1/N)及PHM(360°*2/N)来判断输出时钟PHO(0°)为何种相位，进而决定是否需要将目前状态重设。

然而，PHM(360°*1/N)及PHM(360°*2/N)必须另外通过PHI(360°*1/N)及PHI(360°*2/N)分别经由不同除二电路来产生。因此必须使用其它输入时钟及侦测及重设控制电路来确保PHM(360°*1/N)及PHM(360°*2/N)的相位是正确的。如此一来，当除频器的除数增加时，即使只需要一个输出时钟，所使用的输入时钟及控制电路仍需大幅增加。除此之外，侦测及重设控制电路316及318必须使用输入频率的两倍频率来进行侦测，因而降低***的操作速度。

因此，业界进一步发展出一种延迟式多相位时钟除频器，请参考图4，图4为公知一延迟式多相位时钟除频器40的示意图。如图4所示，每一级输出时钟都是前一级输出时钟的延迟，因此彼此的相位具有一固定的关系。此外，由于延迟式多相位时钟除频器40中最快的控制信号频率与输入频率相同，相较于多相位时钟除频器30，具有较高的操作频率。然而，延迟式多相位时钟除频器40的建立时间为f_o/N（f_o为输入时钟的频率，N为相位数目），当N较大时，建立时间会因此下降而限制其操作速度。

发明内容

本发明公开一种可通过产生参考时钟并根据***对时间余裕（timingmargin）的需求来设计的多相位时钟除频器，可确保取样用的正反器至少都有二分之一乘以输入时钟周期的建立时间（set up time）。

根据一方面，公开一种多相位时钟除频器，包括有一参考时钟产生装置，用来产生多个参考时钟，该多个参考时钟的频率相同且彼此之间存在一特定相位差；以及一或多个输出时钟产生装置，每一个输出时钟产生装置包括有一第一多任务器，耦接于该参考时钟产生装置，用来选择输出该多个参考时钟当中的一者作为一选定参考时钟；一第二多任务器，用来选择输出多个输入时钟的一第一群组中的一输入时钟作为一第一选定输入时钟；一第三多任务器，用来选择输出该多个输入时钟的一第二群组中的一输入时钟，作为一第二选定输入时钟；一第一正反器，包括有一数据输入端，耦接于该第一多任务器，用来接收该选定参考时钟；一时钟输入端，耦接于该第二多任务器，用来接收该第一选定输入时钟；以及一数据输出端，用来输出一第一取样时钟；一第二正反器，包括有一数据输入端，耦接于该第一正反器的该数据输出端，用来接收该第一取样时钟；一时钟输入端，耦接于该第三多任务器，用来接收该第二选定输入时钟；以及一数据输出端，用来输出一第二取样时钟；以及一第四多任务器，耦接于该第一正反器的该数据输出端以及该第二正反器的该数据输出端，用来选择输出该第一取样时钟或该第二取样时钟，以产生一输出时钟。

根据另一方面，公开一种多相位时钟除频器，包括有一参考时钟产生装置，用来产生多个参考时钟，该多个参考时钟的频率相同且彼此之间存在一特定相位差；以及一或多个输出时钟产生装置，每一个输出时钟产生装置包括有一第一多任务器，耦接于该参考时钟产生装置，用来选择输出该多个参考时钟当中的一者作为一选定参考时钟；一选择单元，用来选择输出多个输入时钟当中的部分输入时钟作为多个选定输入时钟；一参考时钟延迟单元，接受该多个选定输入时钟的触发，以对该选定参考时钟延迟多个不同时间而产生多个延迟参考时钟；以及一第三多任务器，耦接于延迟单元，用来选择输出该多个延迟参考时钟当中的一者，以产生一输出时钟。

根据再另一方面，公开一种产生多相位时钟的方法，包括有产生多个参考时钟，该多个参考时钟频率相同且彼此之间存在一特定相位差；在该多个参考时钟中选择一者，作为一选定参考时钟；在多个输入时钟的一第一群组中选择一第一选定输入时钟；在该多个输入时钟一第二群组中选择一第二选定输入时钟；以该第一选定输入时钟对该选定参考时钟进行取样，以取得一第一取样时钟；以该第二选定输入时钟对该第一取样时钟进行取样，以取得一第二取样时钟；以及在该第一取样时钟及该第二取样时钟中进行选择，以产生一输出时钟。

根据又另一方面，公开一种多相位时钟除频器，包括有一参考时钟产生装置以及以及一或多个输出时钟产生装置。该参考时钟产生装置包括：一除频单元，包括一输入端与一输出端；一反相器，包括一输入端耦接至该除频单元的该输入端，以及一输出端；多个第三正反器，串接于一序列，每一第三正反器包括有一数据输入端、一时钟输入端以及一数据输出端。该多个第三正反器的最前一第三正反器的该数据输入端耦接于该除频单元的该输出端，且其它每一级第三正反器的该数据输入端耦接于相邻前一级第三正反器的该数据输出端。另外，该多个正反器当中每一者的该时钟输入端耦接至该反相器的该输出端。每一个输出时钟产生装置则包括有：一第一多任务器，包括多个输入端分别耦接于该参考时钟产生装置中的该多个第三正反器的该些数据输出端，以及一输出端；一第二多任务器，包括多个输入端与一输出端；一第三多任务器，包括多个输入端与一输出端；一第一正反器，包括有：一数据输入端，耦接于该第一多任务器的该输出端；一时钟输入端，耦接于该第二多任务器的该输出端；以及一数据输出端；一第二正反器，包括有：一数据输入端，耦接于该第一正反器的该数据输出端；一时钟输入端，耦接于该第三多任务器的该输出端；以及一数据输出端；以及一第四多任务器，包括两个输入端分别耦接于该第一正反器的该数据输出端以及该第二正反器的该数据输出端，以及一输出端。

附图说明

图1A为公知一具有N个输入时钟及N个输出时钟的除频器的示意图。

图1B为公知一具有N个输入时钟及1个输出时钟的除频器的示意图。

图2A为公知一除频电路的示意图。

图2B为图2A的除频电路的输入时钟及输出时钟的波形的示意图。

图3A为公知侦测并重设的一多相位时钟除频器的示意图。

图3B为公知侦测并重设的一多相位时钟除频器中一除四的除频电路的示意图。

图4为公知一延迟式多相位除频器的示意图。

图5为本发明实施例一多相位时钟除频器的示意图。

图6为本发明实施例一多相位时钟除频器的波形的示意图。

图7为本发明实施例另一多相位时钟除频器的波形的示意图。

图8为本发明实施例另一多相位时钟除频器的示意图。

其中，附图标记说明如下：

100 多相位时钟除频器

102 多相位时钟除频器

20 除二电路

30 多相位时钟除频器

310 时钟除频器

312、314 除二电路

316、318 侦测及重设控制电路

40 延迟式多相位时钟除频器

50 多相位时钟除频器

500 参考时钟产生装置

502 除频单元

504 反相器

DFF₁～DFF_k D型正反器

550 输出时钟产生装置

MUX₁～MUX₄ 多任务器

DFF_A、DFF_B D型正反器

80 多相位时钟除频器

800 参考时钟产生装置

802 除频单元

804 输入时钟延迟单元

850 输出时钟产生装置

852 选择单元

854 参考时钟延迟单元

MUX₁’、MUX₂’ 多任务器

具体实施方式

请参考图5，图5为本发明实施例一多相位时钟除频器50的示意图。多相位时钟除频器50为一除k的除频器，如图5所示，图5的上半部绘示一参考时钟产生装置500，用来产生k个参考时钟。参考时钟产生装置500包括有一除频单元502、一反相器504及k个D型正反器DFF₁～DFF_k。D型正反器DFF₁～DFF_k仅为范例，其可为任何具有延迟时钟功能的正反器或其它装置，而不限于此。除频单元502将输入时钟PHI(360°*i/N)（其中，i＝0,1,…N-1，且N为正整数）当中的一正相输入时钟PHI(0°)除以k，以输出一除频输出时钟PHOD(0°)。除频单元502譬如可通过串接m个除二电路20来实现，可得知k＝2^m。反相器504转换正相输入时钟PHI(0°)，以产生输入时钟PHI(360°*i/N)（i＝0,1,…N-1，且N为正整数）当中的一反相输入时钟PHI(180°)。D型正反器DFF₁～DFF_k串接于一序列，每一D型正反器DFF₁～DFF_k的时钟输入端接收反相输入时钟PHI(180°)。D型正反器DFF₁的数据输入端耦接于除频单元502以接收除频输出时钟PHOD(0°)，而D型正反器DFF₂的数据输入端耦接于D型正反器DFF₁的数据输出端，以此类推，D型正反器DFF_k的数据输入端耦接于D型正反器DFF_k-1的数据输出端。每一级D型正反器DFF₁～DFF_k可分别输出参考时钟PHOR(-180°/k+360°*i/k)，i＝0,1,2,…k-1，因此，总共可输出k个参考时钟，其中，此k个参考时钟的频率相同且彼此之间存在一特定相位差（即360°/k）。

请继续参考图5，图5的下半部绘示一输出时钟产生装置550。多相位时钟除频器50可能包括一或多个输出时钟产生装置，由于每一输出时钟产生装置的架构都相似，在图5中仅绘示一个以方便说明。如图5所示，输出时钟产生装置550包括有多任务器MUX₁～MUX₄及D型正反器DFF_A、DFF_B。在输出时钟产生装置550中，D型正反器DFF_A、DFF_B仅为范例，其可为任何具有取样功能的正反器或其它装置，而不限于此。多任务器MUX₁耦接于参考时钟产生装置500，用来选择输出参考时钟PHOR(-180°/k+360°*i/k)，i＝0,1,2,…k-1当中的一者作为一选定参考时钟CK_R。输入时钟PHI(360°*i/N)，i＝0,1,…N-1可根据***对建立时间的需求，分成两个群组PHI(g1)及PHI(g2)。多任务器MUX₂用来选择输出群组PHI(g1)中的一输入时钟作为一选定输入时钟CK₁。多任务器MUX₃用来选择输出群组PHI(g2)中的一输入时钟作为另一选定输入时钟CK₂。D型正反器DFF_A的数据输入端耦接于多任务器MUX₁，用来接收选定参考时钟CK_R，时钟输入端耦接于多任务器MUX₂，用来接收选定输入时钟CK₁，以及数据输出端用来输出一取样时钟CK_S1。D型正反器DFF_B的数据输入端耦接于D型正反器DFF_A的数据输出端，用来接收取样时钟CK_S1，时钟输入端耦接于多任务器MUX₃，用来接收选定输入时钟CK₂，以及数据输出端用来输出一取样时钟CK_S2。多任务器MUX₄耦接于D型正反器DFF_A的数据输出端以及D型正反器DFF_B的数据输出端，用来选择输出取样时钟CK_S1或取样时钟CK_S2，以产生一输出时钟Sout。

值得注意的是，上述将输入时钟PHI(360°*i/N)，i＝0,1,…N-1分成群组PHI(g1)及PHI(g2)的方式，可根据***对建立时间的需求来进行调整。以一k＝4（即m＝2）的多相位时钟除频器50为例，请参考图6，图6为k＝4（即m＝2）的多相位时钟除频器50的波形示意图。如图6所示，由于k＝4，参考时钟产生装置通过四个正反器来产生四个参考时钟PHOR(-45°)、PHOR(45°)、PHOR(135°)及PHOR(225°)。假设图5中所有D型正反器DFF₁～DFF_k、DFF_A及DFF_B都在时钟的正缘触发，由于参考时钟产生装置中的D型正反器DFF₁～DFF_k均通过反相输入时钟PHI(180°)来触发，因此参考时钟PHOR(-45°)、PHOR(45°)、PHOR(135°)及PHOR(225°)都在正相输入时钟PHI(0°)的负缘改变状态。

在一范例中，为确保取样用的正反器都有二分之一乘以输入时钟周期以上的建立时间，可将输入时钟PHI(360°*i/N)，i＝0,1,…N-1中前T/2相位的时钟分为群组PHI(g1)，其余分为群组PHI(g2)（即PHI(g1)＝0°、360°/N、…、以及(180°-360°/N)，PHI(g2)＝180°、180°+360°/N、…、以及(360°*(N-1)/N)）。如此一来，落在群组PHI(g1)的输入时钟对参考时钟PHOR(-180°/k+360°*i/k)，i＝0,1,2,…k-1进行取样，以产生输出时钟Sout（即信号经由D型正反器DFF_A取样，再通过多任务器MUX₄选择输出取样时钟CK_S1，以产生输出时钟Sout）；而落在群组PHI(g2)的时钟先通过正相输入时钟PHI(0°)对参考时钟PHOR(-180°/k+360°*i/k)，i＝0,1,2,…k-1进行取样，以产生取样时钟CK_S1以后，再对取样时钟CK_S1进行取样，以产生输出时钟Sout（即信号经由D型正反器DFF_A取样，再经由D型正反器DFF_B取样，最后通过多任务器MUX₄选择输出取样时钟CK_S2，以产生输出时钟Sout）。举例来说，如图6所示，输入时钟PHI(90°)落在群组PHI(g1)中，经由D型正反器DFF_A以输入时钟PHI(90°)对参考时钟PHOR(-45°)进行取样，以产生取样时钟CK_S1＝PHO(90°/4)，此时可控制多任务器MUX₄选择取样时钟CK_S1＝PHO(90°/4)作为输出时钟Sout。另一方面，输入时钟PHI(270°)落在群组PHI(g2)中，先经由D型正反器DFF_A以正相输入时钟PHI(0°)对参考时钟PHOR(-45°)进行取样，以产生取样时钟CK_S1＝PHO(0°)，再经由D型正反器DFF_B以输入时钟PHI(270°)对取样时钟CK_S1＝PHO(0°)进行取样，以产生取样时钟CK_S2＝PHO(270°/4)，此时可控制多任务器MUX₄选择时钟PHO(270°/4)作为输出时钟Sout。

请继续参考图6，在输入时钟PHI(90°)产生输出时钟Sout＝PHO(90°/4)的过程中，经过一次D型正反器DFF_A对参考时钟PHOR(-45°)所进行的取样。如图6所示，取样的建立时间为3/8*T（T为输入时钟的周期）。因此，PHI(90°)所落在的群组PHI(g1)中所有输入时钟都可对参考时钟PHOR(-45°)进行取样，进而产生群组PHO(g1)中所有输出时钟，且其建立时间都大于1/2*T。另一方面，在输入时钟PHI(270°)产生输出时钟Sout＝PHO(270°/4)的过程中，先经过一次D型正反器DFF_A对参考时钟PHOR(-45°)所进行的取样，再经过一次D型正反器DFF_B对取样时钟CK_S1＝PHO(0°)所进行的取样。如图6所示，第一次取样的建立时间为1/2*T，第二次取样的建立时间为3/8*T（T为输入时钟的周期）。因此，PHI(270°)所落在的群组PHI(g2)中所有输入时钟都可对取样时钟CK_S1＝PHO(0°)进行取样，进而产生群组PHO(g2)中所有输出时钟，且其建立时间都大于1/2*T。如此一来，可确保取样用的正反器都有二分之一乘以输入时钟周期以上的建立时间。

更进一步来说，当群组PHI(g1)对参考时钟PHOR(-45°)进行取样，以产生群组PHO(g1)时，下一个群组PHI(g1)可对参考时钟PHOR(45°)进行取样，以产生群组PHO(g3)，并以此类推。另一方面，当群组PHI(g2)对取样时钟CK_S1＝PHO(0°)进行取样，以产生群组PHO(g2)时，下一个群组PHI(g1)可对取样时钟CK_S1＝PHO(90°)进行取样，以产生群组PHO(g4)，并以此类推。如此一来，对一k＝4（即m＝2）的多相位时钟除频器50来说，输出时钟Sout可分为4*2＝8组，分别为PHO(g1)～PHO(g8)。图6中仅绘示前四组PHO(g1)～PHO(g4)的波形，本领域普通技术人员当可推知其余每一组输出时钟Sout的波形。

根据上述实施例具体说明如下，以一N＝8、k＝4的多相位时钟除频器50为例，所有可供选择的输出时钟Sout可分为八组，并具有8*4＝32个相位PHO(360°*i/32)，i＝0～31且i为正整数。此八组可再分为奇数组（第1、3、5及7组）及偶数组（第2、4、6及8组）。奇数组搭配图5的电路说明如下：

奇数组：i＝0～3、8～11、16～19、24～27

CK_R＝PHOR(-45°)、PHOR(45°)、PHOR(135°)及PHOR(225°)

CK₁＝PHI(mod(i,4)*360°/8)

CK₂忽略

Sout＝CK_S1

另一方面，偶数组搭配图5的电路说明如下：

偶数组：i＝4～7、12～15、20～23、28～31

CK_R＝PHOR(-45°)、PHOR(45°)、PHOR(135°)及PHOR(225°)

CK₁＝PHI(0°)

CK₂＝PHI(180°+mod(i,4)*360°/8)

Sout＝CK_S2

进一步地，可通过一控制模块来控制输出时钟产生装置550中所有多任务器及正反器以上述方式运作，可确保取样用的正反器都有二分之一乘以输入时钟周期以上的建立时间。

值得注意的是，上述实施例的主要精神在于可根据***对时间余裕的需求来设计。本领域普通技术人员当可据以进行修饰或变化，而不限于此。举例来说，如上所述，上述实施例可确保取样用的正反器至少都有二分之一乘以输入时钟周期的建立时间。然而，在部分实施例中，也可将***设计为确保取样用的正反器至少都有二分之一乘以输入时钟周期的保持时间（holdtime）。实际上，本领域普通技术人员可根据***对时间余裕的需求而进行调整，并在建立时间及保持时间之间作取舍。因此，所有根据上述原理所进行的多相位时钟除频方式及其多相位时钟除频器，都在本发明所保护的范围内。

在部分实施例中，可先产生后半周期的输出时钟，因此可将部分正反器设计在时钟的负缘触发，如图7所示。由于k＝4，参考时钟产生装置通过四个正反器来产生四个参考时钟PHOR(-90°)、PHOR(0°)、PHOR(90°)及PHOR(180°)。假设图5中，D型正反器DFF₁～DFF_k都在时钟的负缘触发，而DFF_A及DFF_B都在时钟的正缘触发，由于参考时钟产生装置中的D型正反器DFF₁～DFF_k均通过反相输入时钟PHI(180°)来触发，因此参考时钟PHOR(-90°)、PHOR(0°)、PHOR(90°)及PHOR(180°)都在正相输入时钟PHI(0°)的正缘改变状态。

为确保取样用的正反器都有二分之一乘以输入时钟周期以上的建立时间，可将输入时钟PHI(360°*i/N)，i＝0,1,…N-1中后T/2相位的时钟分为群组PHI(g2)，其余分为群组PHI(g1)（即PHI(g1)＝0°、360°/N、…、以及(180°-360°/N)，PHI(g2)＝180°、180°+360°/N、…、以及(360°*(N-1)/N)）。如此一来，落在群组PHI(g2)的输入时钟对参考时钟PHOR(360°*i/k)，i＝0,1,2,…k-1进行取样，以产生输出时钟Sout（即信号经由D型正反器DFF_A取样，再通过多任务器MUX₄选择输出取样时钟CK_S1，以产生输出时钟Sout）；而落在群组PHI(g1)的时钟先通过反相输入时钟PHI(180°)对参考时钟PHOR(360°*i/k)，i＝0,1,2,…k-1进行取样，以产生取样时钟CK_S1以后，再对取样时钟CK_S1进行取样，以产生输出时钟Sout（即信号经由D型正反器DFF_A取样，再经由D型正反器DFF_B取样，最后通过多任务器MUX₄选择输出取样时钟CK_S2，以产生输出时钟Sout）。举例来说，如图7所示，输入时钟PHI(90°)落在群组PHI(g1)中，先经由D型正反器DFF_A以反相输入时钟PHI(180°)对参考时钟PHOR(-90°)进行取样，以产生取样时钟CK_S1＝PHO(-45°)，再经由D型正反器DFF_B以输入时钟PHI(90°)对取样时钟CK_S1＝PHO(-45°)进行取样，以产生取样时钟CK_S2＝PHO(90°/4)，此时可控制多任务器MUX4选择时钟PHO(90°/4)作为输出时钟Sout。另一方面，输入时钟PHI(270°)落在群组PHI(g2)中，经由D型正反器DFF_A以输入时钟PHI(270°)对参考时钟PHOR(0°)进行取样，以产生取样时钟CK_S1＝PHO(270°/4)，此时可控制多任务器MUX₄选择取样时钟CK_S1＝PHO(270°/4)作为输出时钟Sout。

请继续参考图7，在输入时钟PHI(90°)产生输出时钟Sout＝PHO(90°/4)的过程中，先经过一次D型正反器DFF_A对参考时钟PHOR(-90°)所进行的取样，再经过一次D型正反器DFF_B对取样时钟CK_S1＝PHO(-45°)所进行的取样。如图7所示，第一次取样的建立时间为1/2*T，第二次取样的建立时间为3/8*T（T为输入时钟的周期）。因此，PHI(90°)所落在的群组PHI(g1)中所有输入时钟都可对取样时钟CK_S1＝PHO(-45°)进行取样，进而产生群组PHO(g1)中所有输出时钟，且其建立时间都大于1/2*T。另一方面，在输入时钟PHI(270°)产生输出时钟Sout＝PHO(270°/4)的过程中，经过一次D型正反器DFF_A对参考时钟PHOR(0°)所进行的取样。如图7所示，取样的建立时间为3/8*T（T为输入时钟的周期）。因此，PHI(270°)所落在的群组PHI(g2)中所有输入时钟都可对参考时钟PHOR(0°)进行取样，进而产生群组PHO(g2)中所有输出时钟，且其建立时间都大于1/2*T。如此一来，可确保取样用的正反器都有二分之一乘以输入时钟周期以上的建立时间。

更进一步来说，当群组PHI(g1)对取样时钟CK_S1＝PHO(-45°)进行取样，以产生群组PHO(g1)时，下一个群组PHI(g1)可对取样时钟CK_S1＝PHO(45°)进行取样，以产生群组PHO(g3)，并以此类推。另一方面，当群组PHI(g2)对参考时钟PHOR(0°)进行取样，以产生群组PHO(g2)时，下一个群组PHI(g2)可对参考时钟PHOR(90°)进行取样，以产生群组PHO(g4)，并以此类推。如此一来，对一k＝4（即m＝2）的多相位时钟除频器50来说，输出时钟Sout可分为4*2＝8组，分别为PHO(g1)～PHO(g8)。图7中仅绘示PHO(g8)及PHO(g1)～PHO(g3)的波形，本领域普通技术人员当可推知其余每一组输出时钟Sout的波形。

奇数组：i＝0～3、8～11、16～19、24～27

CK_R＝PHOR(-90°)、PHOR(0°)、PHOR(90°)及PHOR(180°)

CK₁＝PHI(180°)

CK₂＝PHI(mod(i,4)*360°/8)

Sout＝CK_S2

另一方面，偶数组搭配图5的电路说明如下：

偶数组：i＝4～7、12～15、20～23、28～31

CK_R＝PHOR(-90°)、PHOR(0°)、PHOR(90°)及PHOR(180°)

CK₁＝PHI(180°+mod(i,4)*360°/8)

CK₂忽略

Sout＝CK_S1

值得注意的是，上述实施例是一具有N个输入时钟及一个输出时钟Sout的***，而输出时钟Sout可通过多任务器，在N*k个可供选择的输出时钟PHO(0°)、PHO(360°/N/k)、…、PHO(360°*(N*k-1)/N/k)中选择出一者。因此，必须使用N个输入时钟PHI(0°)、PHI(360°/N)、…、及PHI(360°*(N-1)/N)，且此N个输入时钟彼此之间具有一特定相位差（即360°/N），以提供输出时钟产生装置550进行分组及选择。然而，在其它实施例中，可仅需要少数可供选择的输出时钟即可，而不需要产生N*k个可供选择的输出时钟，也因此不需要使用N个输入时钟。详细来说，除了正相输入时钟PHI(0°)及反相输入时钟PHI(180°)必须使用于参考时钟产生装置500中，可根据所需要的可供选择的输出时钟PHO(x°)，在N个输入时钟PHI(0°)、PHI(360°/N)、…、及PHI(360°*(N-1)/N)中，仅需使用相对应的输入时钟PHI(y°)即可，因此可大幅降低***复杂度及电路面积。

此外，根据上述说明，多相位时钟除频器50可先产生前半周期的输出时钟，再通过延迟而产生后半周期的输出时钟；或者可先产生后半周期的输出时钟，再通过延迟而产生前半周期的输出时钟。实际应用上，可根据***需求来决定先产生前半周期或后半周期的输出时钟，因此可节省不需要的参考时钟，进而节省参考时钟产生装置500中的正反器数目。另一方面，通过复制输出时钟产生装置550，上述实施例也可实现多个（N个或少于N个）输入时钟及多个输出时钟的***，其中每一个输出时钟可输出相同或不同相位的输出时钟。

在部分实施例中，输入时钟也可能分为三组以上或不分组。同样地，输出时钟产生装置中使用的正反器也可能有三个以上或只有一个。请参考图8，图8为本发明实施例另一多相位时钟除频器80的示意图。多相位时钟除频器80为一除k的除频器，如图8所示，图8的上半部绘示一参考时钟产生装置800，用来产生1～k个参考时钟。参考时钟产生装置800包括有一除频单元802及一输入时钟延迟单元804。除频单元802将输入时钟PHI’(360°*i/N)当中的一正相输入时钟PHI’(0°)除以k，以输出一除频输出时钟PHOD’(0°)，其中，i为0～N-1之间任意正整数，可根据***需求来决定需要使用哪些输入时钟PHI’(360°*i/N)（即选择所需要的i值）。输入时钟延迟单元804用来接受输入时钟PHI’(360°*i/N)当中的一反相输入时钟PHI’(180°)的触发，以将除频输出时钟PHOD’(0°)延迟不同时间，以产生参考时钟PHOR’(-180°/k+360°*i/k)，其中，i为0～k-1之间任意正整数，可根据***需求来决定需要产生哪些参考时钟PHOR’(-180°/k+360°*i/k)（即选择所需要的i值）。在输入时钟延迟单元804中，可通过多个正反器串接于一序列来进行延迟，以通过延迟不同时间来产生不同参考时钟PHOR’(-180°/k+360°*i/k)。产生参考时钟也可通过其它方式，而不限于此。

请继续参考图8，图8的下半部绘示一输出时钟产生装置850。多相位时钟除频器80可能包括一或多个输出时钟产生装置，由于每一个输出时钟产生装置的架构都相似，在图8中仅绘示一个以方便说明。如图8所示，输出时钟产生装置850包括有多任务器MUX₁’及MUX₂’、一选择单元852及一参考时钟延迟单元854。多任务器MUX₁’耦接于参考时钟产生装置800，用来选择输出参考时钟PHOR’(-180°/k+360°*i/k)当中的一者作为一选定参考时钟CK_R’。选择单元852用来选择输出输入时钟PHI’(360°*i/N)当中的部分输入时钟作为选定输入时钟CK’。参考时钟延迟单元854接受选定输入时钟CK’的触发，以对选定参考时钟CK_R’延迟不同时间而产生不同延迟参考时钟CK_dly。多任务器MUX₂’耦接于参考时钟延迟单元854，用来选择输出延迟参考时钟CK_dly当中的一者，以产生一输出时钟Sout’。在选择单元852中，可先将输入时钟PHI’(360°*i/N)分成多个群组，再通过多个多任务器，在每一群组中各自选择一个输入时钟作为选定输入时钟CK’。在输入时钟PHI’(360°*i/N)中选择出选定输入时钟CK’也可通过其它方式，而不限于此。在参考时钟延迟单元854中，可通过多个正反器串接于一序列来进行延迟，以通过延迟不同时间来产生不同延迟参考时钟CK_dly。进行延迟也可通过其它方式，而不限于此。

另外，根据一种产生多相位时钟的方法的一实施例，包括有下述步骤：产生多个参考时钟，该多个参考时钟频率相同且彼此之间存在一特定相位差。在该多个参考时钟中选择一者，作为一选定参考时钟，在多个输入时钟的一第一群组中选择一第一选定输入时钟。类似地，在该多个输入时钟一第二群组中选择一第二选定输入时钟。接下来，可利用该第一选定输入时钟对该选定参考时钟进行取样，以取得一第一取样时钟，以及利用该第二选定输入时钟对该第一取样时钟进行取样，以取得一第二取样时钟。最后，在该第一取样时钟及该第二取样时钟中进行选择，就可以产生一输出时钟。

至于上述产生该多个参考时钟的方式可包括有下述步骤：将该多个输入时钟中的一正相输入时钟除以一预设值，以输出一除频输出时钟。另外，通过该多个输入时钟中的一反相输入时钟对该除频输出时钟进行取样，以产生该多个参考时钟的第一参考时钟。另外，通过该反相输入时钟对该多个参考时钟的第i个参考时钟进行取样，以产生该多个参考时钟的第（i+1）个参考时钟，其中i＝1~M-1，M为该多个参考时钟的总数，以产生该多个参考时钟。其余更多相关细节可参考其它上述实施例的操作，在此为了简明起见不再赘述。

须注意，在上述实施例中所使用的「耦接」一词，可指任何直接或间接的连接。举例而言，当第一装置耦接于第二装置时，可实现为将第一装置直接连接至第二装置，或者实现为将第一装置通过其它装置或实体或非实体的连接手段而间接地连接至第二装置。

在公知技术中，侦测并重设的多相位时钟除频器必须使用重设控制电路来确保其相位正确，而当除频器的除数增加时，即使只需要一个输出时钟，所使用的输入时钟及控制电路仍需大幅增加。除此之外，侦测及重设控制电路必须使用输入频率的两倍频来进行侦测，因而降低***的操作速度。而延迟式多相位时钟除频器的建立时间为f_o/N（f_o为输入时钟的频率，N为相位数目），当N较大时，建立时间会因此下降，同样会限制其操作速度。相较之下，本发明的上述实施例可通过产生参考时钟并根据***对时间余裕的需求来设计，可确保取样用的正反器至少都有二分之一乘以输入时钟周期的建立时间及／或保持时间。换言之，可以弹性地权衡（trade off）建立时间与保持时间。此外，本发明的上述实施例，根据需要的可供选择的输出时钟PHO(x°)，可仅需使用相对应的输入时钟PHI(y°)，因此可大幅降低***复杂度及电路面积。此外，参考时钟产生装置只需要最少数目的输入时钟的时钟，即可搭配输出时钟产生装置来产生任意相位的输出时钟。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种多相位时钟除频器，包括有：

一参考时钟产生装置，用来产生多个参考时钟，该多个参考时钟的频率相同且彼此之间存在一特定相位差；以及

一或多个输出时钟产生装置，每一个输出时钟产生装置包括有：

一第一多任务器，耦接于该参考时钟产生装置，用来选择输出该多个参考时钟当中的一者作为一选定参考时钟；

一第二多任务器，用来选择输出多个输入时钟的一第一群组中的一输入时钟作为一第一选定输入时钟；

一第三多任务器，用来选择输出该多个输入时钟的一第二群组中的一输入时钟作为一第二选定输入时钟；

一第一正反器，包括有：

一数据输入端，耦接于该第一多任务器，用来接收该选定参考时钟；

一时钟输入端，耦接于该第二多任务器，用来接收该第一选定输入时钟；以及

一数据输出端，用来输出一第一取样时钟；

一第二正反器，包括有：

一数据输入端，耦接于该第一正反器的该数据输出端，用来接收该第一取样时钟；

一时钟输入端，耦接于该第三多任务器，用来接收该第二选定输入时钟；以及

一数据输出端，用来输出一第二取样时钟；以及

一第四多任务器，耦接于该第一正反器的该数据输出端以及该第二正反器的该数据输出端，用来选择输出该第一取样时钟或该第二取样时钟，以产生一输出时钟。

2.如权利要求1所述的多相位时钟除频器，其特征在于，该参考时钟产生装置包括有：

一除频单元，用来将该多个输入时钟当中的一正相输入时钟除以一预设值，以输出一除频输出时钟；以及

多个第三正反器，串接于一序列，每一第三正反器包括有：

一数据输入端；

一时钟输入端，耦接于该多个输入时钟中的一反相输入时钟；以及

一数据输出端，用来输出该多个参考时钟的其中一参考时钟；

其中，该多个第三正反器的最前一第三正反器的该数据输入端耦接于该除频单元以接收该除频输出时钟，且其它每一级第三正反器的该数据输入端耦接于相邻前一级第三正反器的该数据输出端。

3.如权利要求2所述的多相位时钟除频器，其特征在于，该参考时钟产生装置更包括有一反相器，用来转换该多个输入时钟中的该正相输入时钟，以产生该多个输入时钟中的该反相输入时钟。

4.如权利要求2所述的多相位时钟除频器，其特征在于，该预设值等于该多个参考时钟的总数。

5.如权利要求2所述的多相位时钟除频器，其特征在于，该预设值为k，该多个参考时钟的相位分别为(-180°/k+360°*i/k)，其中i为一正整数且i＝0,1,…(k-1)。

6.如权利要求1所述的多相位时钟除频器，其特征在于，该多个输入时钟的该第一群组与该第二群组依据该第一正反器的建立时间与该第二正反器的建立时间来由该多个输入时钟中选出。

7.如权利要求1所述的多相位时钟除频器，其特征在于，该第一群组的该等输入时钟的相位包括：0°、360°/N、…、以及(180°-360°/N)，以及该第二群组的该等输入时钟的相位包括：180°、180°+360°/N、…、以及(360°*(N-1)/N)，其中N为一正整数。

8.如权利要求7所述的多相位时钟除频器，其特征在于，该第一正反器的建立时间与该第二正反器的建立时间均为T/2，其中T为该输入时钟的一周期时间。

9.如权利要求1所述的多相位时钟除频器，其特征在于，该第一群组的该等输入时钟的相位包括：-90°、-90°+360°/N、…、以及(180°-360°/N)，以及该第二群组的该等输入时钟的相位包括：180°、180°+360°/N、…、以及(270°-360°/N)，其中N为一正整数。

10.如权利要求9所述的多相位时钟除频器，其特征在于，该第一正反器的建立时间与该第二正反器的建立时间分别为3T/4与T/4，其中T为该输入时钟的一周期时间。

11.如权利要求1所述的多相位时钟除频器，其特征在于，该多相位时钟除频器还包括一控制模块，用来控制该第一至第四多任务器。

12.如权利要求11所述的多相位时钟除频器，其特征在于，该控制模块依据该输出时钟的所欲相位是属于一第一输出相位群组或一第二输出相位群组，以控制该第一至第四多任务器的操作在一第一模式或一第二模式，其中在该第一模式下，该控制模块控制该第二多任务器选择输出该第一群组当中的一输入时钟作为该第一选定输入时钟，以及控制该第四多任务器选择输出该第一取样时钟，以产生该输出时钟，以及在该第二模式下，该控制模块控制该第二多任务器选择输出该第一群组中的一正相输入时钟或一反相输入时钟作为该第一选定输入时钟，控制该第三多任务器选择输出该第二群组当中的一输入时钟作为该第二选定输入时钟，以及控制该第四多任务器选择输出该第二取样时钟，以产生该输出时钟。

13.如权利要求11所述的多相位时钟除频器，其特征在于，该控制模块控制该第二多任务器选择输出该第一群组当中的一输入时钟作为该第一选定输入时钟，以及控制该第四多任务器选择输出该第一取样时钟，以产生该输出时钟。

14.如权利要求11所述的多相位时钟除频器，其特征在于，该控制模块控制该第二多任务器选择输出该第一群组中的一正相输入时钟或一反相输入时钟作为该第一选定输入时钟，控制该第三多任务器选择输出该第二群组当中的一输入时钟作为该第二选定输入时钟，以及控制该第四多任务器选择输出该第二取样时钟，以产生该输出时钟。

15.一种多相位时钟除频器，包括有：

一选择单元，用来选择输出多个输入时钟当中的部分输入时钟作为多个选定输入时钟；

一参考时钟延迟单元，接受该多个选定输入时钟的触发，以对该选定参考时钟延迟多个不同时间而产生多个延迟参考时钟；以及

一第三多任务器，耦接于参考时钟延迟单元，用来选择输出该多个延迟参考时钟当中的一者，以产生一输出时钟。

16.如权利要求15所述的多相位时钟除频器，其特征在于，该多个输入时钟分为多个群组，以及该选择单元包括多个第二多任务器，当中每一者耦接至该多个群组当中的一者，并选择该群组当中的一输入时钟作为该多个选定输入时钟当中的一者。

17.如权利要求15所述的多相位时钟除频器，其特征在于，该参考时钟产生装置包括有：

一输入时钟延迟单元，用来接受该多个输入时钟当中的一反相输入时钟的触发，以将该除频输出时钟延迟不同时间，而产生该多个参考时钟。

18.如权利要求17所述的多相位时钟除频器，其特征在于，该输入时钟延迟单元包括多个正反器，串接于一序列，每一正反器包括有：

一数据输入端；

一时钟输入端，耦接于该反相输入时钟；以及

一数据输出端，用来输出该多个参考时钟的其中一参考时钟，其中，该多个正反器的最前一正反器的该数据输入端耦接于该除频单元以接收该除频输出时钟，且其它每一级正反器的该数据输入端耦接于相邻前一级正反器的该数据输出端。

19.如权利要求17所述的多相位时钟除频器，其特征在于，该参考时钟延迟单元包括：多个正反器，每一正反器包括有一数据输入端、一时钟输入端，耦接于该多个选定输入时钟当中的一者、以及一数据输出端，用来输出该多个延迟参考时钟当中的一者，其中，该多个正反器的最前一正反器的该数据输入端耦接于该第一多任务器以接收该选定参考时钟，且其它每一级正反器的该数据输入端耦接于相邻前一级正反器的该数据输出端。

20.一种多相位时钟除频器，包括有：

一参考时钟产生装置，包括：

一除频单元，包括一输入端与一输出端；

一反相器，包括一输入端耦接至该除频单元的该输入端，以及一输出端；以及

多个第三正反器，串接于一序列，每一第三正反器包括有一数据输入端、一时钟输入端以及一数据输出端，

其中，该多个第三正反器的最前一第三正反器的该数据输入端耦接于该除频单元的该输出端，且其它每一级第三正反器的该数据输入端耦接于相邻前一级第三正反器的该数据输出端，以及该多个正反器当中每一者的该时钟输入端耦接至该反相器的该输出端；以及

一第一多任务器，包括多个输入端分别耦接于该参考时钟产生装置中的该多个第三正反器的该些数据输出端，以及一输出端；

一第二多任务器，包括多个输入端与一输出端；

一第三多任务器，包括多个输入端与一输出端；

一第一正反器，包括有：

一数据输入端，耦接于该第一多任务器的该输出端；

一时钟输入端，耦接于该第二多任务器的该输出端；以及

一数据输出端；

一第二正反器，包括有：

一数据输入端，耦接于该第一正反器的该数据输出端；

一时钟输入端，耦接于该第三多任务器的该输出端；以及

一数据输出端；以及

一第四多任务器，包括两个输入端分别耦接于该第一正反器的该数据输出端以及该第二正反器的该数据输出端，以及一输出端。