CN105629159B - D触发器的数据建立时间的测量电路 - Google Patents

D触发器的数据建立时间的测量电路 Download PDF

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Abstract

本发明公开了一种D触发器的数据建立时间的测量电路，包括m个D触发器，将各D触发器的数据输入端都连接数据输入信号；m个D触发器的Q和Q非输出端分别输出m位正反相数据输出信号；第k位D触发器的时钟输入端通过k+1个数据缓冲器连接到时钟输入信号；测量时，在各D触发器的Q输出端的正相数据输出信号都为“0”的状态下，将数据输入信号由“0”状态切换为“1”状态，时钟输入信号跟随数据输入信号变化，通过读取m位正相数据输出信号中为状态“0”的个数或者m位反相数据输出信号中为状态“1”的个数，将该个数乘以数据缓冲器的延时得到D触发器的数据建立时间。本发明能实现D触发器的数据建立时间的准确测量。

Description

D触发器的数据建立时间的测量电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种D触发器(DFF)的数据建立时间的测量电路。
背景技术
如图1所示，是D触发器的数据建立时间(setup)的示意图；D触发器101的D端即数据输入端连接数据输入信号DATA，时钟输入端连接时钟输入信号CLOCK，在时钟输入信号CLOCK的上升沿，D触发器101的Q输出端或Q非输出端将根据数据输入信号DATA进行数据切换，但是一个实现条件是数据输入信号DATA必须在距离时钟输入信号CLOCK的上升沿的一个数据建立时间之前就保持稳定，在时钟输入信号CLOCK的上升沿之前的数据建立时间内变化的信号将不会被输出。
在图1中SETUP是两根虚线之间延时，由图1可知，由图1可知，当数据输入信号DATA在时钟输入信号CLOCK的上升沿之前的超过setup时间的宽度都保持不变时，这时输出信号是正确的，即Q输出端输出为时钟输入信号CLOCK的上升沿时数据输入信号DATA的值；而当数据输入信号DATA在时钟输入信号CLOCK的上升沿之前的setup时间的宽度内就变化时，这时输出信号将不正确，即Q输出端输出不再为时钟输入信号CLOCK的上升沿时数据输入信号DATA的值，而是变化前的值。
所以在数字设计中，标准单元库内D触发器的数据建立时间是其关键技术指标之一。在单元库设计完成后，需要对其进行测量，从而验证设计、仿真数据库和silicon数据的一致性。但是D触发器的数据建立时间一般在ps的数量级，直接测量比较困难。
发明内容
本发明所要解决的技术问题是提供一种D触发器的数据建立时间的测量电路,能实现D触发器的数据建立时间的准确测量。
为解决上述技术问题，本发明提供的D触发器的数据建立时间的测量电路包括m个D触发器，将各所述D触发器的数据输入端都连接数据输入信号；各所述D触发器的复位清零端都连接复位清零信号。
每一个所述D触发器的Q输出端输出1位正相数据输出信号、Q非输出端输出1位反相数据输出信号，m个所述D触发器的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号；令k为0至m-1中的任意一个值，第k位正相数据输出信号所对应的所述D触发器为第k位D触发器，所述第k位D触发器的时钟输入端通过k+1个数据缓冲器连接到时钟输入信号，各所述数据缓冲器具有相同的延时。
测量时，在各所述D触发器的Q输出端的正相数据输出信号都为“0”的状态下，将所述数据输入信号由“0”状态切换为“1”状态，所述时钟输入信号跟随所述数据输入信号变化，通过读取所述m位正相数据输出信号中为状态“0”的个数或者所述m位反相数据输出信号中为状态“1”的个数，将该个数乘以所述数据缓冲器的延时得到所述D触发器的数据建立时间。
进一步的改进是，还包括：数据缓冲器的延时测量电路；所述数据缓冲器的延时测量电路包括n个数据缓冲器，一个两输入的异或门。
所述异或门的一个输入端直接连接所述时钟输入信号，所述异或门的另一个输入端通过n个所述数据缓冲器连接到所述时钟输入信号。
测量时，在所述时钟输入信号由“0”状态切换为“1”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器的延时。
进一步的改进是，所述复位清零信号、所述输入输入信号和所述时钟输入信号由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取。
进一步的改进是，所述复位清零信号、所述输入输入信号和所述时钟输入信号由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取，所述异或门的输出信号由外部读取装置读取。
进一步的改进是，m的大小根据所述D触发器的数据建立时间确定，要求保证m乘以所述数据缓冲器的延时大于所述D触发器的数据建立时间。
进一步的改进是，每一个所述D触发器的时钟输入端都和一个所述数据缓冲器的输出端相连，和所述D触发器的时钟输入端相连的所述数据缓冲器的数量为m，该m个所述数据缓冲器串联起来，第0位数据缓冲器的输入端连接所述时钟输入信号，第k位数据缓冲器的输入端连接第k-1位数据缓冲器的输出端，第k为数据缓冲器的输出端连接到第k位D触发器的时钟输入端。
进一步的改进是，n比m大一个数量级以上，所述数据缓冲器的延时测量电路中的前m个数据缓冲器的输出端和对应的所述D触发器的时钟输入端相连，其中，第0位数据缓冲器的输入端连接所述时钟输入信号，第k位数据缓冲器的输入端连接第k-1位数据缓冲器的输出端，第k为数据缓冲器的输出端连接到第k位D触发器的时钟输入端。
本发明通过设置m位D触发器，相邻位D触发器的时钟输入信号之间通过数据缓冲器进行延时且相邻位的D触发器的延时等于一个数据缓冲器的延时。在测量时，将数据输入信号由“0”状态切换为“1”状态、时钟输入信号跟随数据输入信号变化，这时，D触发器将会根据时钟输入端的实际接收到的延时后的时钟信号的上升沿进行数据输出信号的切换：
如果对应位的D触发器延时后的时钟信号从“0”状态切换为“1”状态时和数据输入信号由“0”状态切换为“1”状态时的延时大于等于数据建立时间、则该对应位的D触发器的Q输出端输出“1”、非Q输出端输出“0”；而如果对应位的D触发器延时后的时钟信号从“0”状态切换为“1”状态时和数据输入信号由“0”状态切换为“1”状态时的延时小于数据建立时间、则该对应位的D触发器的Q输出端输出“0”、非Q输出端输出“1”。
最后通过读取m位D触发器的m位正相数据输出信号中“0”的个数或m位反相数据输出信号中“1”的个数，通过该个数和缓冲器的延时的乘积即可得到D触发器的数据建立时间。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是D触发器的数据建立时间的示意图；
图2是本发明实施例D触发器的数据建立时间的测量电路图；
图3是图2中的输入输出信号的波形图。
具体实施方式
如图2所示，是本发明实施例D触发器的数据建立时间的测量电路图；如图3所示，是图2中的输入输出信号的波形图。本发明实施例D触发器的数据建立时间的测量电路包括m个D触发器201，将各所述D触发器201的数据输入端即D端都连接数据输入信号DATA；各所述D触发器201的复位清零端即CLR端都连接复位清零信号CLEAR。
每一个所述D触发器201的Q输出端输出1位正相数据输出信号、Q非输出端输出1位反相数据输出信号，m个所述D触发器201的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号，如图2中，OUTPUT data<m-1:0>对应于m位正相数据输出信号；令k为0至m-1中的任意一个值，第k位正相数据输出信号所对应的所述D触发器201为第k位D触发器201，如图中的DFF0对应于第0位D触发器201，DFF1对应于第1位D触发器201，DFFm-1对应于第m-1位D触发器201。所述第k位D触发器201的时钟输入端通过k+1个数据缓冲器(buffer)202连接到时钟输入信号CLOCK，各所述数据缓冲器202具有相同的延时Tbuf-delay。
本发明实施例中，m的大小根据所述D触发器201的数据建立时间确定，要求保证m乘以所述数据缓冲器202的延时大于所述D触发器201的数据建立时间。
本发明实施例中，还包括数据缓冲器202的延时即Tbuf-delay的测量电路；所述数据缓冲器202的延时测量电路包括n个数据缓冲器202，一个两输入的异或门203。
所述异或门203的一个输入端直接连接所述时钟输入信号CLOCK，所述异或门203的另一个输入端通过n个所述数据缓冲器202连接到所述时钟输入信号CLOCK。
测量时，在所述时钟输入信号CLOCK由“0”状态切换为“1”状态之后，读取所述异或门203的输出信号OUTPUT2的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器202的延时。
本发明实施例中，每一个所述D触发器201的时钟输入端都和一个所述数据缓冲器202的输出端相连，和所述D触发器201的时钟输入端相连的所述数据缓冲器202的数量为m，该m个所述数据缓冲器202串联起来，第0位数据缓冲器202的输入端连接所述时钟输入信号CLOCK，第k位数据缓冲器202的输入端连接第k-1位数据缓冲器202的输出端，第k为数据缓冲器202的输出端连接到第k位D触发器201的时钟输入端。
本发明实施例中n设置的远大于m如n比m大一个数量级以上，所述数据缓冲器202的延时测量电路中的前m个数据缓冲器202的输出端和对应的所述D触发器201的时钟输入端相连，其中，第0位数据缓冲器202的输入端连接所述时钟输入信号CLOCK，第k位数据缓冲器202的输入端连接第k-1位数据缓冲器202的输出端，第k为数据缓冲器202的输出端连接到第k位D触发器201的时钟输入端。图2中所述异或门203的一个输入端之前的所述数据缓冲器202下面的n表示该数据缓冲器202为总数为n中的最后一个即第n个所述数据缓冲器202。
所述复位清零信号CLEAR、所述输入输入信号和所述时钟输入信号CLOCK由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取，所述异或门203的输出信号OUTPUT2由外部读取装置读取。
测量时，在各所述D触发器201的Q输出端的正相数据输出信号都为“0”的状态下，将所述数据输入信号DATA由“0”状态切换为“1”状态，所述时钟输入信号CLOCK跟随所述数据输入信号DATA变化，这时，D触发器将会根据时钟输入端的实际接收到的延时后的时钟信号的上升沿进行数据输出信号的切换：
如果对应位的D触发器201延时后的时钟信号从“0”状态切换为“1”状态时和数据输入信号DATA由“0”状态切换为“1”状态时的延时大于等于数据建立时间、则该对应位的D触发器201的Q输出端输出“1”、非Q输出端输出“0”；而如果对应位的D触发器201延时后的时钟信号从“0”状态切换为“1”状态时和数据输入信号DATA由“0”状态切换为“1”状态时的延时小于数据建立时间、则该对应位的D触发器201的Q输出端输出“0”、非Q输出端输出“1”。
这样通过读取所述m位正相数据输出信号中为状态“0”的个数或者所述m位反相数据输出信号中为状态“1”的个数，将该个数乘以所述数据缓冲器202的延时得到所述D触发器201的数据建立时间。具体说明如下：由于本发明实施例中相邻为的D触发器201的时钟信号延时相等且都等于所述数据缓冲器202的延时；当某一位的D触发器201的Q输出端开始输出“1”之后，该对应位之前的D触发器201的Q输出端都输出“0”，该对应位之后的D触发器201的Q输出端都输出“1”，且Q输出端都输出“0”的D触发器201都处于时钟信号延时较少的低位；可知，只要统计出Q输出端输出为“0”的D触发器201的个数，将该个数乘以所述数据缓冲器202的延时得到所述D触发器201的数据建立时间；而大于该个数对应的位的D触发器201的Q输出端都输出“1”，时钟信号的延时都大于数据建立时间。
如图3中所示，CLEAR，DATA，CLOCK为都为由外部驱动控制装置提供的驱动信号；开始时，CLEAR，DATA信号全部置为“0”状态，CLOCK信号跟随DATA信号也为“0”状态。
接着，输入足够长的CLEAR高电平信号，使所有D触发器复位为“0”状态；
之后，将输入控制信号使DATA信号由低电平变为高电平，CLOCK信号跟随DATA信号变化；而经过各所述数据缓冲器202后CLOCK信号会有相应的延迟，如CLOCKm对应于第m个数据缓冲器202也即和第m-1位D触发器201相对应的第m-1位数据缓冲器202输出的时钟信号，该信号CLOCKm相对于初始的CLOCK信号会延迟m×Tbuf-delay；CLOCKn对应于第n个数据缓冲器202输出的时钟信号，该信号CLOCKn相对于初始的CLOCK信号会延迟n×Tbuf-delay。
之后，测量异或门电路的OUTPUT2输出的高电平的宽度令测量得到的宽度值为T，T其实等于n×Tbuf-delay；将该宽度除以n即T/n，这样就能得到所述数据缓冲器202的延时Tbuf-delay。
之后，读取D触发器输出“0”的个数即OUTPUT data<m-1:0>中“0”的个数；在其它实施例中也能为m位反相数据输出信号中“1”的个数，两者是相同，令该个数为j。
将个数j乘以所述数据缓冲器202的延时Tbuf-delay就能得到D触发器的setup，公式为j×T/n，最后的值为j×Tbuf-delay。
本发明实施例中，测试驱动信号即CLEAR，DATA，CLOCK信号都能外部控制，且不会引入IO口等输入链路上的延迟从而引起测量误差。
D触发器201的SETUP通过其Q端输出的“0”的个数即j间接得到：即setup等于j倍的buffer的延迟即数据缓冲器202的延时Tbuf-delay；而buffer的延迟通过电路放大n倍得到。通常，buffer的时延一般为D触发器的setup的几十之一，也即j的大小为几十的数量级，而m在设定时要求大于j，这可以通过工艺进行预估，m值能够取得大一点。
输出测得信号可以从IO口直接测量，且不会引入输出电路延迟的误差。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种D触发器的数据建立时间的测量电路，其特征在于：
包括m个D触发器，将各所述D触发器的数据输入端都连接数据输入信号；各所述D触发器的复位清零端都连接复位清零信号；
每一个所述D触发器的Q输出端输出1位正相数据输出信号、Q非输出端输出1位反相数据输出信号，m个所述D触发器的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号；令k为0至m-1中的任意一个值，第k位正相数据输出信号所对应的所述D触发器为第k位D触发器，所述第k位D触发器的时钟输入端通过k+1个数据缓冲器连接到时钟输入信号，各所述数据缓冲器具有相同的延时；
测量时，在各所述D触发器的Q输出端的正相数据输出信号都为“0”的状态下，将所述数据输入信号由“0”状态切换为“1”状态，所述时钟输入信号跟随所述数据输入信号变化，通过读取所述m位正相数据输出信号中为状态“0”的个数或者所述m位反相数据输出信号中为状态“1”的个数，将该个数乘以所述数据缓冲器的延时得到所述D触发器的数据建立时间。
2.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于，还包括：数据缓冲器的延时测量电路；
所述数据缓冲器的延时测量电路包括n个数据缓冲器，一个两输入的异或门；
所述异或门的一个输入端直接连接所述时钟输入信号，所述异或门的另一个输入端通过n个所述数据缓冲器连接到所述时钟输入信号；
测量时，在所述时钟输入信号由“0”状态切换为“1”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器的延时。
3.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于：所述复位清零信号、所述数据输入信号和所述时钟输入信号由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取。
4.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于：所述复位清零信号、所述数据输入信号和所述时钟输入信号由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取，所述异或门的输出信号由外部读取装置读取。
5.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于：m的大小根据所述D触发器的数据建立时间确定，要求保证m乘以所述数据缓冲器的延时大于所述D触发器的数据建立时间。
6.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于：每一个所述D触发器的时钟输入端都和一个所述数据缓冲器的输出端相连，和所述D触发器的时钟输入端相连的所述数据缓冲器的数量为m，该m个所述数据缓冲器串联起来，第0位数据缓冲器的输入端连接所述时钟输入信号，第k位数据缓冲器的输入端连接第k-1位数据缓冲器的输出端，第k为数据缓冲器的输出端连接到第k位D触发器的时钟输入端。
7.如权利要求2所述的D触发器的数据建立时间的测量电路，其特征在于：
n比m大一个数量级以上，所述数据缓冲器的延时测量电路中的前m个数据缓冲器的输出端和对应的所述D触发器的时钟输入端相连，其中，第0位数据缓冲器的输入端连接所述时钟输入信号，第k位数据缓冲器的输入端连接第k-1位数据缓冲器的输出端，第k为数据缓冲器的输出端连接到第k位D触发器的时钟输入端。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106297893B (zh) * 2016-08-01 2019-04-09 上海华虹宏力半导体制造有限公司 存储器测量电路的时钟电路及其设计方法
CN106771990B (zh) * 2016-12-07 2020-01-24 武汉新芯集成电路制造有限公司 D触发器建立时间的测量电路及测量方法
CN107300688B (zh) * 2017-06-01 2019-07-19 中国电子科技集团公司第二十八研究所 一种多点定位***中的时钟频率标校方法
CN113740718A (zh) * 2020-05-29 2021-12-03 深圳市中兴微电子技术有限公司 一种时序单元建立时间的测量方法和测量电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649395B2 (en) * 2007-05-15 2010-01-19 Ati Technologies Ulc Scan flip-flop with internal latency for scan input
CN101706553A (zh) * 2009-11-02 2010-05-12 中国科学院计算技术研究所 一种片上通路时延测量电路及方法
CN102221671A (zh) * 2011-03-30 2011-10-19 中国科学院计算技术研究所 信号稳定性检测器及时延测试装置
CN102466779A (zh) * 2010-11-16 2012-05-23 北京中电华大电子设计有限责任公司 触发器延时的内建测试方法及电路
CN103378829A (zh) * 2012-04-27 2013-10-30 英飞凌科技股份有限公司 用于操控功率半导体开关的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649395B2 (en) * 2007-05-15 2010-01-19 Ati Technologies Ulc Scan flip-flop with internal latency for scan input
CN101706553A (zh) * 2009-11-02 2010-05-12 中国科学院计算技术研究所 一种片上通路时延测量电路及方法
CN102466779A (zh) * 2010-11-16 2012-05-23 北京中电华大电子设计有限责任公司 触发器延时的内建测试方法及电路
CN102221671A (zh) * 2011-03-30 2011-10-19 中国科学院计算技术研究所 信号稳定性检测器及时延测试装置
CN103378829A (zh) * 2012-04-27 2013-10-30 英飞凌科技股份有限公司 用于操控功率半导体开关的方法

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