CN105471433A - 采样率转换器、模拟—数字转换器及转换数据流的方法 - Google Patents

Abstract

本公开涉及采样率转换器、模拟—数字转换器及转换数据流的方法。执行采样率转换是被知道的。采样率转换器设置以输入采样率F_s接收数字数据兵器以输出采样率F_o输出数据，其中F_o＝F_s/N，并且N是大于1的采样因子。当用户希望改变采样因子时，采样率转换器可能会出现问题。通常当采样因子被改变是，采样率转换器需要在它的滤波器中丢弃采样，并且滤波器的输出是不可用的直到滤波器使用新的采样率重新填充。这里提供的采样率转换器不存在这个问题。采样率转换器至少包括Q个通道。每个通道包括设置以从一系列P输入信号以预定间隔选择输入信号的第Q阶滤波器，并且形成所选择输入信号的加权和以生成输出值，并且其中一个通道的所述系列P输入信号与另一个通道的所述系列P信号偏移。

Description

采样率转换器、模拟—数字转换器及转换数据流的方法

技术领域

本公开涉及用于将数据流从一个采样率转换成另一个的装置及其方法。本公开内容还涉及模拟—数字转换器，例如包括数据率转换部分的Σ—Δ转换器。

背景技术

人们知道模拟—数字转换器可以用于数字化输入信号。还知道使用处理技术，例如傅立叶变换分析，分析和比较重复波形的参数。在一些分析的形式中用户希望在重复波形的单个周期上有恒定数目的采样点，例如正弦波，即使波形的基本频率略有不同。这样的分析可以由配电公司执行，例如，以监测发电和供电***的性能。电力以额定频率提供，通常约50Hz或60Hz。然而，实际上供电频率可以在有限的但是容许的范围内变化。这要求模拟—数字转换器产生的数据采样率变化以便在单个周期内出现相同数目的采样点。

发明内容

根据本发明的第一个方面提供了设置以输入采样率F_s接收数字数据并且以输出采样率F_o输出数据的采样率转换器，其中F_o＝F_s/N，并且N是大于1的采样因子。采样率转换器至少包括Q个通道。每个通道包括设置以预定的时间间隔从一系列P输入信号中选择输入信号的滤波器并且形成所选择输入信号的加权和以产生输出值，并且一个通道的一系列P输入信号从其他通道的一系列P信号偏移。有利地，滤波器具有L阶。

有利地，采样因子是用户可编程的，并且可以由计数输入采样率Fs接收的输入采样的计数器计算出。

每个通道可以包括适当的数据处理装置以便形成所选择输入信号的加权和。在一些实施例中，数据处理电路可以是乘法和累加电路(MAC)的形式。为了速度和可靠性，乘法和累加电路可以提供为专用硬件。然而，也可以使用基于软件或混合解决方案。

所选择的输入采样中的一个可以通过从任意参考计数已经到达的输入采样数目来识别。在滤波器和采样率转换器的实施例中，滤波器是第Q阶滤波器(L＝Q)并且至少Q+1个采样进行组合以形成加权平均。其中Q+1采样被组合，Q+1采样的每一个由S个输入采样与其他另一个采样分离，其中S是等于或近似于N的整数。在一些实施例中，S是在小于或等于N-1至小于或等于N+1的范围内。

如果要求或需要，可以使用其它滤波器阶或设计。另外，滤波器的性能可以被修改以改变每一级中N的值。它也可以是有利地当选择滤波器的响应因为，简单地，N(或S)的每个值在滤波响应中置入陷波并且从一级到下一级使用稍微不同的N(或S)的值允许滤波器响应(例如，每一级陷波的位置)略有不同。

有利地，每个通道依次选择以得到输出。优选地，当以给定的(不变的)的采样因子工作时，通道的输出相对于输入采样率在时间上被相等地间隔。

在一些实施例中每个通道可以包括两个或多个处理电路，每个设置以形成所选择的输入信号的各自的加权和，其中，给定的通道的每个处理电路的输入信号在时间上与给定的通道的另一个处理电路使用的其他输入信号偏移。偏移量通常是低数目的输入信号。在一些实施例中，通道内一个信号处理电路到通道内下一个信号处理电路的偏移量是1(一个)输入信号采样。通道内多处理电路的使用使得处理电路的结果进行组合以便合成非整数采样因子。内插因子可以被计算并且增加到通道之一的输出以便计算非整数采样因子的输出。如果需要的话，结果可能是外插而不是内插。

来自通道的结果的输出可以被任意地延迟以便提高通道间输出结果的提供的时间对准。

优选地，采样因子可以由用户实时更新，而不会引发稳定时间或引起其中数据不可用或不可靠的窗口。为了实现这个目的，每个正在计算输出采样的通道被允许使用预先存在的采样因子继续完成其计算。然而，一旦新的采样因子已被请求，已经完成它的计算的通道基于新的采样因子变得变得可用以开始计算。通道可以直接地使用新的采样因子进行加载。因此，从一个采样率到另一个采样率移动时，在滤波器的输出可以再次使用之前，没有必要等待滤波器中的数据刷出与重填。

根据进一步实施例，提供了模拟数字转换器，相对于第一个方面它包括所描述的滤波器采样率转换器。根据本公开的又一方面提供了执行采样率转换的方法，包括接收进行采样的输入信号，并且在至少Q个通道内处理信号，每个通道包括串联布置的Q个微分器，并且其中每个通道从P信号至少选择Q+1个输入信号以形成加权求和，并且每个通道的一系列P信号彼此偏移。

附图说明

采样率转换器的实施例以及采用这种采样率转换器的电路，现在通过非限定示例的方式，参考附图将予以描述，其中：

图1是包括采样率转换级的模拟—数字转换器的框图；

图2是示出了已知的采样率转换级的结构的电路图；

图3是构成本公开的实施例并且可操作复制图2中所示的布置的功能的滤波器和采样率转换器的实例；

图4是根据本公开适用于执行滤波和采样率转换操作的信号处理电路的原理图；

图5是具有多个以顺序的方式被选择并且构成本公开的实施例的通道的滤波器和采样率转换器的示意图；

图6是滤波器和采样率转换器的电路图，其中多个通道被提供，每个通道包括各自的第一和第二处理电路，与处理器一起用于组合它们的结果以便分数“非整数”采样因子的使用。

图7是显示稳定状态期间实施例的操作的时序图；

图8显示了当从一个输出数据率过渡到新的输出数据率时可以用于减少时延的更新序列；

图9显示了当在旧的和新的数据率间过渡时第二个更新序列；

图10a、10b显示了用于数据率间过渡的又一个更新序列；和

图11显示了提供作为模拟数字转换器的一部分的采样率转换器。

具体实施方式

如教导中指出的，监测***的性能可能是有用的。因此，如果电力公司希望在相量图中以相当于一度的分辨率监测具有50赫兹的标称频率的电压供给，然后每个周期获得360个采样，模拟—数字转换器将需要以18千赫采样。但是，电力公司通常允许频率漂移以适应负载的变化。如果3％的漂移被允许发生，则一个周期内发生的采样数将不同于上面给出的360的实例，并且每个周期可能会降至349.5个或增加到371.1个采样。

为了分析的目的，与每个周期恒定数目的采样一起工作可能是方便的，即使输入频率可能变化。当采样时钟可能与其他***时钟绑定时，保持调整采样率通常是不方便的。因此，允许进行采样率转换使得以输入采样率发生一系列采样是有利的，它可以是常量(但在某些***中不需要)可以被转换为不同的采样率。这一转换包括以高于输出采样率的输入采样率采样输入信号。差是采样因子N。N不必是整数，并且可能相当大。通常N可以采取大于1的任何值。在电力线监测***的情况下，N可能在几百到一千的范围内，典型值为600至700左右。

因此，采样率可能需要高得多，例如约一百万个采样每秒标记。这不是特别繁重，因为具有8MHz以上输入采样率的Σ—Δ转换器从模拟设备是可得到的。

图1是模拟—数字转换器的框图，它包括用于调整输出采样数据率，而不需要调整输入时钟速率的装置。模拟—数字转换器，通常表示为10，包括由来自采样时钟14的采样率F_s驱动的输入级12。如本领域技术人员所知Σ—Δ转换器以时钟频率F_s输出一个或多个脉冲串到积分器16的一个或多个输入。为了图解的简单，在Σ—Δ转换器12和积分器16之间仅显示单个信号路径，但是实际上信号路径可能包括每个以时钟频率F_s的多个数据路径。积分器16可以包括一系列积分器。每个积分器可能保持相对大的正的或负的值，而没有上溢或下溢。然而，如本领域内的技术人员所知道的可以允许积分器溢出并且环绕在辛克滤波器中。因此，积分部件16中的积分器的数据宽度可能从一个积分器到下一个积分器渐进地变大。积分部件16的输出，现在可以多位字被提供给抽取器20。抽取器20具有采样因子N，其中，为简单起见，采样因子N是整数，也就是积分器16每计数N个输出并且允许从抽取器20的输出传送到微分器22的输入。微分器22包括多个级联的微分器，正被选择的微分器的数目通常匹配积分器的数目。电路(不包括Σ—Δ转换器)，可以完全实现在数字硬件中。

图1还显示，在圆括号中，每个电路元件的输出的数据率。因此，Σ—Δ模拟—数字转换器12的输出的数据率是F_s。积分器16的输出的数据率也是F_s。抽取器的输出的数据率与微分器的输出的数据率是

图2示意性、更详细地示出了可操作执行积分器16、抽取器20和微分器22的功能的电路。这些组件接收模拟—数字转换器12的输出。

在这个例子中，积分器16包括按顺序布置的三个第一阶积分级。第一积分级16.1包括与第一延迟元件32相连的第一加法器30。延迟元件32接收加法器30的输出，并且锁存它，使得一个时钟周期以后或更严格一个输入采样以后信号在延迟元件32的输出可用。这是本领域技术人员所知道的并且使用标准符号Z^-1表示。第一积分器16.1的输出被提供到第二积分器16.2的加法器40的第一输入。加法器40的输出被提供给延迟元件42，延迟元件42用来锁存加法器40的输出，并且然后一个时钟周期后输出该值，将其返回到加法器40的第二输出。同样地，第三积分器16.3包括加法器50和延迟元件52。加法器40的输出被提供到加法器50的第一输入。加法器50的输出被提供到延迟元件52的输入，并且延迟元件52的输出被提供到加法器50的第二输入。加法器30、40和50可以被数字地实现为多位加法器，并且加法器30、40和50中每一个可以数字地由多位锁存器实现，例如多位D型锁存器。因此在积分器16的输出节点60积分信号是可用的。

在使用中积分器16输出端的值以时钟速率F_s更新。这一相对快速变化的信号被提供给抽取器20的输入，它可以设置以计数来自积分器16的每个输出信号的到来并且选择每第N个向前传播到微分器22。微分器22包括多个微分器传播N级，一个用于每个积分级，如本领域技术人员所熟知。第一微分级22.1包括引入Z^-1延迟(其现在对应于抽取器的输出率)的延迟元件72和减法器74。到第一微分级22.1的输入信号既提供给延迟元件72的输入也提供给减法器74的非反相输入。延迟元件72的输出被提供到减法器74的反相(减去)输入，它形成它的两个输入之间的差并且将结果输出到第二微分器22.2。第二微分器22.2包括相对于第一级如所述配置的减法器84和延迟元件82。第二级的输出被提供给第三微分器22.3，第三微分器22.3相对于第一级70以与所述相同的方式配置包括延迟元件92和减法器94。在数字实现中其中数字的符号由符号位来表示。级中的减法器可以由加法器取代并且符号位通过反相器传递。

电路布置被称为Hogenauer电路。本领域技术人员所知的传递函数是：

${\left(\frac{1}{N}\×\frac{1-Z^{-N}}{1-Z^{-1}}\right)}^Q$

(等式1)

其中Q是电路的阶。

对于如图2所示的第三阶辛克滤波器，这可以写为：

${\left(\frac{1}{1-Z^{-1}}\right)}^3\×{\left(1-Z^{-N}\right)}^3\×\frac{1}{N^3}$

(等式2)

等式(2)中的第一项表示积分项，等式(2)中的第二项表示微分，并且第三项表示比例因子。

本发明人意识到可以修改图2所示的电路结构以便更新微分器22，如图3中所示示意性地表示。图3中所示的电路被设置成提供三阶微分函数并且包括三个串联布置的延迟级100、102和104，并且每一级具有采样率时钟的N个时钟周期的延迟。电路还包括四个数字乘法器110、112、114和116，各自设置以使用固定系数C0至C3分别乘以提供给它们的输入。节点60的输入信号，它对应于图2中积分器16的输出被提供给第一延迟元件100的输入，并且还提供给第一乘法器110的输入。第一延迟元件100的输出被提供到第二延迟元件102的输入和第二系数乘法器112的输入。第二延迟元件102的输出被提供给第三延时元件104的输入和第三系数乘法器114。延迟元件104的输入被提供到第四系数乘法器116的输入。系数乘法器110、112、114和116的输出作为输入提供给加法器120，加法器120将它们求和并且输出表示微分器的输出的值。

用于微分级的扩充项给出了在每个系数乘法器中使用的系数。

(1-Z^-N)³＝1-3Z^-N+3Z^-2N-Z^-3N

(等式3)

因此，可以看出第一乘法器110乘以单一的系数，第二乘法器112乘以-3，第三乘法器114乘以+3并且第四乘法器116乘以-1。因此，在硬件方面第一乘法器110可以省略并且数据信号直通到加法器120。类似地，在有符号二进制算术，第三乘法器116也可以被省略并且来自积分器104的符号位可以被反相。因此电路的实际实现可以包含三个延迟级、两个乘法器和加法器。这也遵循了非操作可以在加法器执行。

加法器120的输出以采样率F_s形成并且通过抽取器20被选通以输出每第N个总和。图2中所示的电路，并且一定程度上在图3中，工作得很好同时采样因子被保持在固定值。然而，在某些情况下，期望提供一种布置其中采样因子N可以变化同时电路处于使用中。改变图2的电路中的采样因子通常需要抽取器的计数器在电路输出可以认为是可靠的前给3N个输入采样的一个完整的计数来计数。因此在每次采样率改变时已在微分器中的数据需要被冲刷。在图3所示的布置中，实时改变采样因子是可能的，但是伴随着来自电路的输出变得不可靠直到三个级联微分器的每一个已冲刷它的数据并且稳定到新的操作模式的缺点。通常，这会导致在输出再次变为可靠前约3N个输入采样的相当大的稳定窗口。

本发明人还意识到图3的电路布置可以使用乘法和累加电路130予以有效地实现以接收积分器的输出并且执行抽取和微分功能。这种布置示于图4中。图4中所示的数字处理电路130包括结合多位寄存器142的两输入数字加法器140和数字控制的乘法器144。因此它执行乘法和累加(MAC)功能。

输入信号被施加在输入节点60，如前，它被连接到积分器16的输出。控制器150，它可以包括可编程环形计数器，设置以接收时钟信号CLK。时钟信号和来自积分器的输出是相同的数据率。使用提供给环形计数器的可编程抽取因子N来计数允许控制器150从多位输入中选择每第N个字以选择用于累加。

控制器150同时控制乘法器144在每第N个时钟信号后改变它的乘法系数。乘法器可以是异步的并且持续供电使得为它接收的每个输入字计算乘积。由于每N个输入字的N-1个被丢弃，乘法器可以仅在每第N个字操作时进行定时和/或供电。这降低了功耗。

在使用中，控制器计数输入字并且控制乘法器使得初始字，它可以方便地称为字0，乘以系数C'0。下一个的N-1个字可以被丢弃或在此期间乘法器的操作可以被重新配置使得第N字乘以系数C'1。下一个N-1个字可以被丢弃和/或用于重新配置乘法器使得下一个第N个字(第2N个字)乘以系数C'2，并且然后乘法器被重新配置使得下一个第N字(第3N个字)乘以系数C'3。

在乘法和累加电路130中已经受到延迟的字必须预先及时到达它的输入并且因此电路130合成这个功能：

输出＝-1Z^-300+3Z^-200-3Z^-100+1Z^-0

(等式4)

使用例子，其中采样因子N是100(为简单起见)，我们有效地倒计数当乘法和累加电路填充时。有效的结果将仅在300个输入采样(在本例中)后可用因此输入字300乘以一因为它是“当前”字。输入字200已被延迟了100个时间单位，即Z^-100已经被应用到它，因此它需要被乘以-3。输入字100已经延迟了的Z^-200直到输入字300可用的，并且因此需要由乘以3而第一字，字0已被延迟了300个时间单位(Z^-300)，因此需要乘以-1。

对于所示的三阶滤波器的实例，我们看到可以形成下表。

返回到图3考虑其操作，可以看出输入字连续地向下移动延迟线。因此字的连续块被使用，以使得，例如，字600结合字500、400和300以形成有效的输出。下一个有效的输出包括字700、600、500和400。下一个有效字包括字800、700、600和500，并且下一个有效字包括字900，800、700和600。在一系列四个有效输出的实例中，字600被用于第一和最后的例子，但是分别使用-1和+1系数。

为了复制图4中的电路这一功能(不必提供2Q通道)每第3N个字应该被使用两次，一次以形成完成滤波器输出的最后一个字，并且一次以形成下一个滤波器输出的第一输入。由于系数C0和C3的大小是相同的，但符号不同，这在计算上不繁重，因为只有需要改变符号位。为了减少电路上的时序约束这些“重用”字，即每第QN个字，可以存储在临时存储器(例如另一个寄存器—未示出)，同时寄存器142的数据被读出，然后寄存器142可以复位，从而将MAC电路120清零以重用，然后存储在另一寄存器中的值可以被加载到寄存器142带有符号但已反相。这给出了大于一个时钟周期的窗口以读出、清零并且处理下一个滤波器输出计算的第一输入如果需要这样的时间。可替代地，控制器150可以控制乘法器140，到与门152的信号和寄存器142引起输出形成，传送到后续电路并且然后MAC120被复位，然后处理第3N个信号以二次使用，所有这些在一个时钟周期内(或更可能时钟的一半)。

通常，对于第Q阶滤波器从输入流其中使用字计数P来计数选择字。

字P、(P+(Q)N)、(P+(2Q)N)、(P+(3Q)N)使用系数C'3。

字P+N、(P+(Q+1)N)、(P+(2Q+1)N)、(P+(3Q+1)N)使用系数C'2。

字P+2N、(P+(Q+2)N)、(P+(2Q+2)N)、(P+(3Q+2)N)使用系数C'1，等等。

字P+3N、(P+(Q+3)N)、(P+(2Q+3)N)使用系数C'0。

输入字的乘积和系数被传递到加法器140的第一输入。加法器140可以被布置为连续地供电，并且第一输入每次变化时计算新的总和。然而，因为实际上只有每第N个字将被处理加法器可以选择性地关机并且有足够的时间能够再次稳定本身以便它处理每第N个字，以形成在其第一输入140.1的值与其第二输入140.2呈现的值的总和。

加法器的输出在每第N个输入字时被锁存到寄存器142，因为由控制器150计数并且使用时钟CLK由与门152选通。来自寄存器的输出，它是提供给输出节点160的多位寄存器，同时提供给加法器140的第二输入。寄存器142和加法器140协作以形成累加器。

在跟随滤波器响应的最终累加的输出字已经形成并且输出后寄存器142被复位，使得下一系列3N字(当Q＝3)可以进行处理。复位可以由控制器150发出复位(或清除)命令到寄存器142进行执行。然而图4所示的电路是灵活的，它需要完整的QN周期以产生有效的结果而图3中的电路可以每N个时钟周期产生有效的结果。

为了解决这个问题几个累加器需要并联提供。通常Q个累加器需要并联提供。为方便起见，这可以被视为提供用于数据处理的Q个通道。多于Q个通道(或多于Q个MAC)可以被提供以简化每第QN个字的重用，因为输出可以从2QMAC的序列中选择，例如。

图5示出多通道采样率转换器180的布置，其中图4的乘法累加器(MAC)120，现在指定200-1重复几次，200-2、200-3，依此至200-Q。因此，对于第三阶滤波器只有通道200-1、200-2和200-3是必需的。每个乘法器一累加器通道连接到复用器210的各自输入，复用器210响应于控制器150。

控制器150错开通道操作使得它们从从一个通道到下一个偏移N个时钟周期。因此，三个通道可以提供图3的电路的功能。

在进一步的变型中第二乘法累加电路可以与图5所示的每个乘法累加电路平行地放置。这样的布置在图6中示出。在这种布置中图5的第一通道200-1现在实现为两个MAC200-1a和200-1b，它们可以被视为通道内的子通道。MAC200-1a和200-1b的每一个相对于图4进行描述。然而，现在每个MAC连接到组合电路，例如内插器222-1，内插器222-1可以以加权的方式组合第一通道和第二MAC200-1a和200-1b的输出。响应于控制器加权是可调的。这样的布置允许合成分数抽取值。

假设，例如，积分器16以速率Fs输出字，并且每个字是由索引P来标识。抽取器可能会得到使用N开始抽取的指令当它在接收到字P_E启动此过程时，其中E是整数，为简单起见它可以是1(或0)，如果我们不考虑普遍情况的话。

N可以是非整数数值，它可以分成整数部分S和分数或小数部分R。如果，例如，N＝640.375，则S＝640和R＝0.375。

控制器将值S作为采样因子加载到第一通道200-1中的第一MAC200-1a中。同样地它加载相同的采样因子S到第一通道的第二MAC200-1b。然而，控制器150控制MAC200-1a和200-1b使得它们对在时间上彼此偏移的采样操作。因此，如果第一MAC200-1a接收到字P_E开始处理第一通道的第二MAC200-1b开始处理字P_E+1的接收。

使用相同的采样因子S加载通道也就是说通道保持同步，即，一个字的偏移，不管它们提供多少个输出字。这与使用S，例如640，加载一个通道，并且使用S+1，例如641，加载另一个通道，其中在10个完整输出字后通道将是QN，例如，30输入字超出了数据对准。

两个通道200-1a和200-1b的输出以加权方式在内插器222-1被组合。

内插器可以使用各种方法来内插每个MAC的输出。在一种方法中可以形成第一MAC的输出M1与第二MAC的输出M2的加权和，按照

输出＝M1(1-R)+M2(R)

这就需要在M1和M2上执行非整数乘法或也可以形成

输出＝M1+(M2-M1)R后面的方法只需要一个非整数乘法因此很容易在硬件中执行。视情况而定，可以使用其他内插法。

内插的问题是它需要持续的校正以准确地合成非整数采样。

假设需要600.3的合成采样因子。如果简单地计算每第600个字，并使用图6的电路来内插0.3部分，我们可以计算出对应于采样的位置的输出

0；600.3；(2x600)+0.3＝1200.3；(3x600)+0.3＝1800.3；2400.3；3000.3；3600.3等等

然而，真实值应该是非整数采样因子的倍数，例如

0，600.3，1200.6，1800.9，2401.2，3001.5，3601.8

存在0，0，0.3，0.6，0.9，1.2，1.5，1.8等误差。

这些误差可以通过动态地更新每个通道中使用的S和R的值除去，从而为非分数N合成正确的结果。

可以映射误差更新S和R，如下所示：

误差0.30.60.91.21.51.82.1

R0.30.60.90.20.5+0.80.1

S+0+0+0+1+0+0+1

换句话说运行内插因子RIF可以计算为

RIF_N＝RIF₀+R

其中RIF_N是新的内插因子并且RIF₀是当前内插因子。此外，如果MOD(RIF_N)与MOD(RIF₀)不同其中MOD是模函数，用于仅估计非整数的整数部分，然后RIF_N递减并且S递增。

它还遵循可以通过拾取下一个最高整数值来计算非整数采样因子，并且使用内插电路负非整数部分，通过内插或外插。

因此N＝640.375可以由S＝640和R＝-0.625组成。

运行内插因子方案可以被修改以考虑这一点，每次MOD(RIF_N)不同于MOD(FIF₀)时S偶尔递减。

在某些情况下，可能希望这些方案间切换时的S的值被约束位于自N的给定范围内。这有助于避免控制器内的任何计数器溢出的问题。

图7是用于图5的电路在稳定状态操作时的时序图，使得N从一个输出到下一个是常数。这个时序图还保存图6中所示的电路的真其中N是常数(并且因此S是常数)。

为简单起见，N＝100的采样因子已被选定。滤波器已运行了一段时间，使得在第三通道200-3出现输出，在图7和CH3中表示，响应于字P的接收。然后第三通道复位和加载字P作为新的一系列300字的第一输入字。第三通道在字P+100和P+200更新，并且完成计算和输出新输出值响应于字P+300。重复该循环以便来自第三通道的下一个输出发生响应于字P+600的接收。

同时，第一和第二通道以类似的方式操作，但是与每个其他通道偏移N个输入字。因此，在这个例子中，第一通道200-1，并且在这里表示为CH1，输出响应于输入字P+100、P+400、P+700等有效结果。第二通道200-2并且这里表示为CH2在P+200、P+500、P+800等输出有效结果。

重要的是，采样因子可以实时地从旧的值OLD_N或N1改变成新的值NEW_N或N2。然而，对于通道维持它们相同的偏移量也是有利的。因此，对于工作在第一抽取值“OLD_N”的三阶滤波器，滤波器每个输出工作在3×OLD_N值。如果滤波器更新以在“NEW_N”上工作，那么最终它和它的所有通道将每个输出工作在3×NEW_N值。

每个通道应在切换到NEW_N之前完成基于OLD_N的计算以维持正常的时态和数据对准并且避免产生虚假的结果。

然而，小心地，可以以这样的方式进行过渡以减少或避免数据不对准。

图8示出其中第一至第三通道以采样因子OLD_N进行操作使得每个通道取3×OLD_N以执行三阶辛克函数的时序图。采样因子在时间Tu更新到NEW_N。在这个例子中，完成其计算的第一通道是CH1，在Tu之后的T₁时刻。通道可以使用新的采样因子NEW_N(NEW_N<OLD_N)立即开始工作。然而尽管本实施例中的结果在三个NEW_N周期后是可用的，它不输出(或不使用)，直到(2×OLD_N)+NEW_N个输入字/时钟周期已经完成。

第二通道是来完成的下一个通道，并且它使用NEW_N加载但是它的输出没有被发出(或消耗)直到过去OLD_N+(2×NEW_N)个时钟周期。

最后，第三通道不需要它的输出延迟。

图8显示出用于三阶滤波器，其中采样因数OLD_N大于采样因数NEW_N的更新序列。图9示出了过渡序列的实例，其中OLD_N小于NEW_N。如上，在时刻Tu请求采样因子的更新。在本实例中，第三通道CH3是第一通道以完成它的计算，时间T₃。它立即加载新的采样因子使得它的新的辛克滤波器计算在时刻T₄将变得可用。在时刻Tu后完成计算的下一个通道是通道CH1在时刻T₁。在这个例子中它立即切换到使用新的采样因子NEW_N，但它的输出被延迟，或没有被消耗，直到对应于3NEW_N+DIFF其中diff＝NEW_N-OLD_N的一段时间(或若干输入数据周期)。结果是第一通道的输出在时刻T₅变得可用。在更新Tu后完成它的计算的下一个通道是通道CH2，它在时刻T₂完成它的计算。它加载新的采样因子NEW_N，但是它的输出没有被肯定或消耗直到已经过去对应于3NEW_N+2diff的另一个时间周期。因此，输出在T₆时刻可用。使用这个序列意味着只在T₂与T₄间存在过渡时期其中***的输出总的来说不是均匀间隔的。因此，到T₂时刻输出是均匀地间隔的，并且T₄时刻后输出是均匀地间隔。

本公开不限于与三阶滤波器使用并且图10a和10b示出等效的过渡方案。图10a示出了用于从OLD_N过渡到NEW_N其中OLD_N大于NEW_N的情况。图10b示出用于转换到NEW_N其中OLD_N小于NEW_N的相应的情况。

这可以被概括为当从N1变至N2(其中如前面所陈述的N1是旧的N值和N2是新的N值)使得当N1大于N2，每个通道的输出在通道的过渡计数期间被从AN1+BN2选择的延迟进行延迟其中A+B＝Q；并且当从从N1改变至N2时其中N1是小于N2通道在从QN2到QN2+A'(N2-N1)中选择过渡延迟，其中A'是1和Q-1之间的整数。

采样率转换器，包括积分器16和组合抽取器和辛克滤波器180可以以单独的组件或在单个集成电路封装予以提供。采样率转换器可以被提供为模拟—数字转换器(ADC)的一部分，如图9中所示，或一些其它信号处理组件。在图9中的差分输入可以在在可编程增益放大器260中受到放大并且然后提供给Σ-Δ转换器12的输入。转换器12的输出可以由

辛克滤波器262进行滤波，滤波器262可以组成积分器16。

在监测电力线的情况下，ADC的输出通过电路300经受一系列快速傅立叶变换(FFT)并且这可以由电路305使用以确定交流信号的基本频率。这被提供给数据处理器310，数据处理器310计算出所需的采样因子以保持每个周期的所期望值的采样。

在考虑到目前为止三阶滤波器的示例中，存在有效三个“N”值，其中每一个在滤波器响应中以F＝Fs/N产生陷波。在上面的例子中所有三个N的值是相等的。这就在频率上产生深的陷波。

然而，在滤波器响应中邻接“分接头”的N的值不必是等间距的。这允许其他滤波响应，例如具有多陷波的滤波器被提供。这将要求用以产生有效的输出的加法和乘法的次数进行改变。

为了提供具有给定输出输出＝-1Z^-250+Z^-200+2Z^-150-2Z^-100-Z^-50+1Z^-0的滤波器需要组合6个项。在本实施例中项都是由50个输入字间隔开。这可以通过加载具有适当的计数值控制器来实现，即N的值。应当指出，在此所公开的装置不强加要求采样始终是相等间隔。例如3阶滤波器可以使用邻接滤波器分接头100、70和60进行创建，是传输特性发生：

F(Z)＝-Z^-230+Z^-170+Z^-160+Z^-130-Z^-100-Z^-70-Z-2^-60+Z^-0

因此滤波器设计者可以自由地在相对紧凑的硬件单元里实现复杂的滤波器设计。

因此，可以提供改进的采样率转换器。采样率转换器可以使用现成的和紧凑的硬件处理模块来实现，并且是柔性的和稳健的操作，并且允许输出是连续可用的，即，没有输出被丢失，由于需要在实现新的采样因子之前从延迟元件冲刷数据。

这里提出的权利要求是单独的引用格式适用于在美国专利和商标局提交。然而，可以理解的是，每个权利要求旨在是依赖于相同类型的任意前述权利要求，除非这显然是技术上不可行。

Claims (20)

1.一种采样率转换器，采样率转换器设置以输入采样率F_s接收数字数据并且以输出率F_o输出数据，其中F_o＝F_s/N，并且N是大于1的采样因子，所述滤波器和所述采样率转换器至少包括Q个通道，

每个通道包括设置从一系列P输入采样以预定的间隔选择输入信号的第Q阶滤波器，并且形成所选择输入信号的加权和以形成输出值，并且

其中一个通道的所述一系列P输入采样与其他通道的采样偏移。

2.如权利要求1所述的采样率转换器，其中在稳定状态其中在多个系列P个输入信号间N是不变的，P＝Q.N。

3.如权利要求1所述的采样率转换器，其中所述滤波器是第Q阶滤波器，并且每个滤波器形成至少Q+1输入采样的总和。

4.如权利要求3所述的采样率转换器，其中所述选择的输入信号是每第N个输入信号。

5.如权利要求1所述的采样率转换器，其中所述加权和通过乘法和累加运算形成，并且累加器在每系列采样的开始被复位到初始值。

6.如权利要求1所述的采样率转换器，其中采样因子可以从第一值N1到第二值N2变动同时所述采样率转换器正在运作，并且每个通道被允许在被指示使用新的采样因子N2处理前使用采样因子N1完成处理进行中的加权和。

7.如权利要求6所述的采样率转换器，其中对于三级滤波器提供三个通道，并且遵循将所述采样因子从N1改变为N2的指令的接收，完成形成它的加权和的第一通道输出它的结果前在后续处理操作中计数2N1+N2个采样，完成形成它的加权和的第二通道输出它的结果前在后续处理操作中计数N1+2N2个采样并且完成形成它的加权和的第三通道在3N2个采样后输出它的下一个结果。

8.如权利要求6所述的采样率转换器具有Q个通道，每个是Q级滤波器，其中当从N1改变到N2时其中N1大于N2，每个通道输出在过渡计数期间被延迟该通道由从AN1+BN2中选择的延迟其中A+B＝Q；并且从N1改变到N2时其中N1小于N2所述通道在从QN2到QN2+A’(N2-N1)中选择的过渡期间延迟其中A’是1与Q-1间的整数。

9.如权利要求1所述的采样率转换器，其中每个通道包括第一和第二处理电路，设置以根据各自系列P个输入采样行程第一和第二各自的总和，并且其中所述系列P个输入采样彼此偏移。

10.如权利要求9的滤波器和采样率转换器，其中通道内所述第一和第二处理电路的输出被组合以合成非整数采样因子。

11.如权利要求9所述的采样率转换器，其中所述采样因子N由整数部分S和非整数部分P组成，并且组合电路根据R的值组合所述第一和第二处理电路的所述输出。

12.如权利要求11所述的采样率转换器，还包括或响应于设置以计算S和R的值的修改的处理设备。

13.如权利要求1所述的采样率转换器，还包括通道前第Q阶积分器。

14.一种模拟—数字转换器，包括与权利要求1所述的滤波器和采样率转换器结合的Σ-Δ调制器。

15.一种集成电路，包括如权利要求1所述的采样率转换器。

16.一种执行采样率转换的方法，包括：接收进行采样的信号，并且在至少Q个通道中处理所述信号，每个通道至少包含Q个串联的微分器，并且其中每个通道从系列P个信号中至少选择Q+1个积分输入信号以形成加权和，并且通道中的系列P个信号彼此偏移。

17.如权利要求16所述的方法，其中所述通道彼此偏移S个采样，其中S是采样因子N的整数部分。

18.如权利要求17所述的方法，其中每个通道至少包括在各自系列P信号上运作的两个子通道，所述系列由输入信号的整数倍偏移，并且其中所述子通道的输出被组合以估计对应于非整数采样因子的输出。

19.如权利要求18所述的方法，其中计算用于S和也用于组合比R的校正以便为非整数采样因子合成多个正确计算的输出。

20.一种用于存储指令的有形介质，使得数据处理器执行如权利要求16所述的采样率转换。