CN103680636A - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器单元、栅极驱动电路及显示装置，该移位寄存器单元包括输入模块、输出模块、下拉驱动模块、下拉模块和复位模块；该输入模块，分别连接第一输入信号端、第一直流信号端、第二输入信号端和第二直流信号端；该输出模块，连接第一时钟信号端；该下拉驱动模块，连接该第一时钟信号端、第二时钟信号端和低电压信号端；该下拉模块，连接该低电压信号端；该复位模块，分别连接该第二时钟信号端和该低电压信号端。本发明能够减少移位寄存器单元的噪声，提高移位寄存器单元的稳定性。

Description

移位寄存器单元、栅极驱动电路及显示装置
技术领域
本发明涉及显示领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术
液晶显示面板采用M×N点排列的逐行扫描矩阵显示。TFT-LCD（Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显示装置）驱动器主要包括栅极驱动器和数据驱动器，其中，栅极驱动器将输入的时钟信号通过移位寄存器转换后加在液晶显示面板的栅线上。
移位寄存器常用于液晶显示面板的栅极驱动器中，每一个栅线与移位寄存器的一个级电路单元对接。通过栅级驱动电路输出栅级输入信号，逐行进行扫描各像素。栅级驱动电路可以以柔性基板上的芯片技术（Chip on Array，COF）或者玻璃基板上的芯片技术（Chip on Glass，COG）的封装方式设置在显示面板中，也可以用TFT构成集成电路单元形成在显示面板中。对于液晶显示面板，栅极驱动器集成在玻璃基板上（Gate on Array，GOA）设计可以使得产品成本下降，也可以减去一道工序，提高产能。
专利号申请号200510106997.X公开了一种移位寄存器单元，但由该移位寄存器单元组成的栅极驱动电路的功耗较高，容易引入噪声。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是：提供一种移位寄存器单元、栅极驱动电路及显示装置，能够减少现有技术中移位寄存器单元的噪声。
（二）技术方案
为解决上述技术问题，本发明提供了一种移位寄存器单元，包括输入模块、输出模块、下拉驱动模块、下拉模块和复位模块；
所述输入模块，分别连接第一输入信号端、第一直流信号端、第二输入信号端和第二直流信号端，用于根据所述第一直流信号端接收的第一直流信号和所述第一输入信号端接收的第一输入信号将所述第一输入信号提供给上拉节点，以及根据所述第二直流信号端接收的第二直流信号和所述第二输入信号端接收的第二输入信号将所述第二输入信号提供给所述上拉节点，所述上拉节点为所述输入模块与所述输出模块的连接点；
所述输出模块，连接第一时钟信号端，用于根据所述上拉节点的电压信号将所述第一时钟信号端接收的第一时钟信号提供给输出端子；
所述下拉驱动模块，连接所述第一时钟信号端、第二时钟信号端和低电压信号端，用于根据所述第一时钟信号端接收的第一时钟信号和所述第二时钟信号端接收的第二时钟信号将所述第二时钟信号提供给下拉节点，以及根据所述上拉节点的电压信号将所述低电压信号端接收的低电压信号提供给所述下拉节点，所述下拉驱动模块通过所述下拉节点与所述下拉模块连接；
所述下拉模块，连接所述低电压信号端，用于根据所述下拉节点的电压信号将所述低电压信号端接收的低电压信号提供给所述上拉节点和所述输出端子；
所述复位模块，分别连接所述第二时钟信号端和所述低电压信号端，用于根据所述第二时钟信号端接收的第二时钟信号将所述低电压信号端接收的低电压信号提供给所述输出端子。
进一步地，所述输入模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的栅极和漏极连接所述第一输入信号端；
所述第二晶体管的源极连接所述第一晶体管的源极，所述第二晶体管的栅极连接第一直流信号端，所述第二晶体管的漏极连接所述上拉节点；
所述第三晶体管的栅极和漏极连接所述第二输入信号端，所述第三晶体管的源极连接所述上拉节点；
所述第四晶体管的漏极连接所述第三晶体管的源极，所述第四晶体管的栅极连接第二直流信号端，所述第四晶体管的源极连接所述上拉节点。
进一步地，所述输出模块包括第五晶体管和第一电容；
所述第五晶体管的栅极连接所述上拉节点，所述第五晶体管的源极连接所述第一时钟信号端，所述第五晶体管的漏极连接所述输出端子；
所述第一电容的一端连接所述上拉节点，所述第一电容的另一端连接所述低电压信号端或者所述输出端子。
进一步地，所述下拉驱动模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管和第二电容；
所述第七晶体管的栅极和源极连接所述第一时钟信号端，所述第七晶体管的漏极连接所述第九晶体管的栅极；
所述第九晶体管的源极连接所述第二时钟信号端，所述第九晶体管的漏极连接第八晶体管的漏极；
所述第八晶体管的栅极连接所述第二时钟信号端，所述第八晶体管的源极连接所述下拉节点；
所述第六晶体管的栅极连接所述上拉节点，所述第六晶体管的源极连接下拉节点，所述第六晶体管的漏极连接所述低电压信号端；
所述第二电容的一端连接所述低电压信号端，所述第二电容的另一端连接所述第七晶体管的漏极。
进一步地，所述下拉模块包括第十晶体管和第十一晶体管；
所述第十晶体管的源极连接所述低电压信号端，所述第十晶体管的漏极连接所述上拉节点，所述第十晶体管的栅极连接所述下拉节点；
所述第十一晶体管的栅极连接所述下拉节点，所述第十一晶体管的漏极连接所述低电压信号端，所述第十一晶体管的源极连接所述输出端子。
进一步地，所述复位单元包括第十二晶体管；
所述第十二晶体管的栅极连接所述第二时钟信号端，所述第十二晶体管的源极连接所述低电压信号端，所述第十二晶体管的漏极连接所述输出端子。
进一步地，所述第一直流信号与所述第二直流信号相位相反。
进一步地，所述第一时钟信号与所述第二时钟信号相位相反。
为解决上述问题，本发明还提供了一种栅极驱动电路，包括多级上述任一的移位寄存器单元；除第一级移位寄存器单元和最后一级移位寄存器单元外，每一级移位寄存器单元的第一输入信号端均连接自身的上一级移位寄存器单元的输出端子，每一级移位寄存器单元的第二输入信号端均连接自身的下一级移位寄存器单元的输出端子，每一级移位寄存器单元的输出端子连接自身的上一级移位寄存器的第二输入信号端以及自身的下一级移位寄存器单元的第一输入信号端。
为解决上述问题，本发明还提供了一种显示装置，包括上述的栅极驱动电路。
（三）有益效果
本发明通过下拉模块将上拉节点的电位拉低，并且在下一帧打开前，下拉模块一直处于工作状态，有效避免了非工作状态上拉节点噪声的产生；通过下拉模块和复位模块将输出端子处于非工作状态的电位拉低，有效避免了输出端噪声的引入；通过下拉驱动模块，使得第二时钟信号的每一个高平信号都能够拉升下拉节点的电位，降低了整个电路的功耗及避免了下拉节点噪声的引入。
附图说明
图1是本发明实施方式提供的一种移位寄存器单元的示意图；
图2是本发明实施方式提供的另一种移位寄存器单元的示意图；
图3是本发明实施方式提供的一种栅极驱动电路的结构图；
图4是本发明实施方式提供的一种移位寄存器单元的时序图；
图5是本发明实施方式提供的一种栅极驱动电路中各个移位寄存器单元输出波形的示意图；
图6是本发明实施方式提供的另一种移位寄存器单元的时序图；
图7是本发明实施方式提供的另一种栅极驱动电路中各个移位寄存器单元输出波形的示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
图1是本发明实施方式提供的一种移位寄存器单元的示意图，包括输入模块101、输出模块102、下拉驱动模块103、下拉模块104和复位模块105；
所述输入模块101，分别连接第一输入信号端INPUT1、第一直流信号端CN、第二输入信号端INPUT2和第二直流信号端CNB，用于根据所述第一直流信号端CN接收的第一直流信号和所述第一输入信号端INPUT1接收的第一输入信号将所述第一输入信号提供给上拉节点PU，以及根据所述第二直流信号端CNB接收的第二直流信号和所述第二输入信号端INPUT2接收的第二输入信号将所述第二输入信号提供给所述上拉节点PU，所述上拉节点PU为所述输入模块101与所述输出模块102的连接点；
所述输出模块102，连接第一时钟信号端CK，用于根据所述上拉节点PU的电压信号将所述第一时钟信号端CK接收的第一时钟信号提供给输出端子OUTPUT；
所述下拉驱动模块103，连接所述第一时钟信号端CK、第二时钟信号端CKB和低电压信号端Vgl，用于根据所述第一时钟信号端CK接收的第一时钟信号和所述第二时钟信号端CKB接收的第二时钟信号将所述第二时钟信号提供给下拉节点PD，以及根据所述上拉节点PD的电压信号将所述低电压信号端Vgl接收的低电压信号提供给所述下拉节点PD，所述下拉驱动模块103通过所述下拉节点PD与所述下拉模块104连接；
所述下拉模块104，连接所述低电压信号端Vgl，用于根据所述下拉节点PD的电压信号将所述低电压信号端Vgl接收的低电压信号提供给所述上拉节点PU和所述输出端子OUTPUT；
所述复位模块105，分别连接所述第二时钟信号端CKB和所述低电压信号端Vgl，用于根据所述第二时钟信号端CKB接收的第二时钟信号将所述低电压信号端Vgl接收的低电压信号提供给所述输出端子OUTPUT。
参见图2，图2是本发明实施方式提供的另一种移位寄存器单元的示意图，其中，所述输入模块101包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4；
所述第一晶体管M1的栅极和漏极连接所述第一输入信号端INPUT1；
所述第二晶体管M2的源极连接所述第一晶体管M1的源极，所述第二晶体管M2的栅极连接第一直流信号端CN，所述第二晶体管M2的漏极连接所述上拉节点PU；
所述第三晶体管M3的栅极和漏极连接所述第二输入信号端INPUT2，所述第三晶体管M3的源极连接所述上拉节点PU；
所述第四晶体管M4的漏极连接所述第三晶体管M3的源极，所述第四晶体管M4的栅极连接第二直流信号端CNB，所述第四晶体管M4的源极连接所述上拉节点PU。
其中，所述输出模块102包括第五晶体管M5和第一电容C1；
所述第五晶体管M5的栅极连接所述上拉节点PU，所述第五晶体管M5的源极连接所述第一时钟信号端CK，所述第五晶体管M5的漏极连接所述输出端子OUTPUT；
所述第一电容C1的一端连接所述上拉节点PU，所述第一电容C1的另一端连接所述低电压信号端Vgl或者所述输出端子OUTPUT。
其中，所述下拉驱动模块103包括第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第二电容C2；
所述第七晶体管M7的栅极和源极连接所述第一时钟信号端CK，所述第七晶体管M7的漏极连接所述第九晶体管M9的栅极；
所述第九晶体管M9的源极连接所述第二时钟信号端CKB，所述第九晶体管M9的漏极连接第八晶体管M8的漏极；
所述第八晶体管M8的栅极连接所述第二时钟信号端CKB，所述第八晶体管M8的源极连接所述下拉节点PD；
所述第六晶体管M6的栅极连接所述上拉节点PU，所述第六晶体管M6的源极连接下拉节点PD，所述第六晶体管M6的漏极连接所述低电压信号端Vgl；
所述第二电容C2的一端连接所述低电压信号端Vgl，所述第二电容C2的另一端连接所述第七晶体管M7的漏极。
需要说明的是，所述下拉驱动模块的结构只是其中一个实施例，并不用于限定下拉驱动模块的具体结构，所述下拉驱动模块也可以不包括第二电容C2。
其中，所述下拉模块104包括第十晶体管M10和第十一晶体管M11；
所述第十晶体管M10的源极连接所述低电压信号端Vgl，所述第十晶体管M10的漏极连接所述上拉节点PU，所述第十晶体管M10的栅极连接所述下拉节点PD；
所述第十一晶体管M11的栅极连接所述下拉节点PD，所述第十一晶体管M11的漏极连接所述低电压信号端Vgl，所述第十一晶体管M11的源极连接所述输出端子OUTPUT。
其中，所述复位单元105包括第十二晶体管M12；
所述第十二晶体管M12的栅极连接所述第二时钟信号端CKB，所述第十二晶体管M12的源极连接所述低电压信号端Vgl，所述第十二晶体管M12的漏极连接所述输出端子OUTPUT。
此外，需要说明的是，对于液晶显示领域的晶体管来说，漏极和源极没有明确的区别，因此本发明实施例中所提到的晶体管中的源极可以为晶体管的漏极，晶体管的漏极也可以为晶体管的源极。
优选地，所述第一直流信号可以与所述第二直流信号相位相反。
优选地，所述第一时钟信号与所述第二时钟信号相位相反，例如，若第一时钟信号为CK，则第二时钟信号为CKB，若第一时钟信号为CKB，则第二时钟信号为CK。
本发明实施方式提供的移位寄存器单元，通过下拉模块将上拉节点的电位拉低，并且在下一帧打开前，下拉模块一直处于工作状态，有效避免了非工作状态上拉节点噪声的产生；通过下拉模块和复位模块将输出端子处于非工作状态的电位拉低，有效避免了输出端噪声的引入；通过下拉驱动模块，使得第二时钟信号的每一个高平信号都能够拉升下拉节点的电位，降低了整个电路的功耗及避免了下拉节点噪声的引入。
此外，参见图3，图3是本发明实施方式提供的一种栅极驱动电路的结构图，包括多级上述任意一种的移位寄存器单元；除第一级移位寄存器单元和最后一级移位寄存器单元外，每一级移位寄存器单元的第一输入信号端均连接自身的上一级移位寄存器单元的输出端子，每一级移位寄存器单元的第二输入信号端均连接自身的下一级移位寄存器单元的输出端子，每一级移位寄存器单元的输出端子连接自身的上一级移位寄存器的第二输入信号端以及自身的下一级移位寄存器单元的第一输入信号端。其中，当正向扫描时，第一级移位寄存器单元的INPUT1端输入STV开启信号，最后一级移位寄存器单元的INPUT2端输入单独输入一复位信号或增加一虚拟移位寄存器单元对最后一级移位寄存器单元进行复位；当反向扫描时，最后一级移位寄存器单元的INPUT2端输入STV开启信号，第一级移位寄存器单元的INPUT1端单独输入一复位信号或增加一虚拟移位寄存器单元对第一级移位寄存器单元进行复位。
具体地，该栅极驱动电路可以包括N级移位寄存器单元，其中第N-1级的输出端子可以连接第N级的第一输入信号端；第N级的输出端子可以连接第N-1级的第一输入信号端，其中，N与产品的分辨率相关。其中，对于两个相邻的移位寄存器单元，其第一时钟信号端接收的时钟信号的相位相反，例如，若第二级移位寄存器的第一时钟信号端接收的第一时钟信号为CKB，第二时钟信号端接收的第二时钟信号为CK，则第三级移位寄存器的第一时钟信号端接收的第一时钟信号为CK，第二时钟信号端接收的第二时钟信号为CKB。
为了进一步说明本发明实施方式提供的移位寄存器单元，下面结合时序图对本发明实施方式提供的栅极驱动电路中的第N级移位寄存器单元的工作原理进行说明，当正向扫描时，参见图4，图4是该栅极驱动电路的第N级移位寄存器单元的时序图。
第一阶段，第一直流信号端CN、第一输入信号端INPUT1、第二时钟信号端CKB输出高电平,第一晶体管M1、第二晶体管M2导通，上拉节点PU电压升高，C1充电，第六晶体管M6导通，下拉节点PD电位拉低，由于第一时钟信号端CK输出低电平且M12处于导通状态，则输出端子OUTPUT_N输出低电平；
第二阶段，第一时钟信号端CK输出高电平，M7，M9导通，C2充电；由于C1的作用，上拉节点PU电位继续上升，从而使得M6、M5继续处于导通状态，PD点电位被继续被拉低；PD点电位与M6、M8和M9相关，调整M6与M8、M9的尺寸比例，会影响PD点台阶处的电压，此时第N级移位寄存器单元的输出端子OUTPUT_N输出高电平；
第三阶段，第二时钟信号端CKB输出高电平，M8导通，由于电容C2的作用，M9导通，所以PD电位升高，M10导通，PU电位被拉低，由于M11与M12导通，OUTPUT_N输出低电平。
其中，在一帧开始前，由于第二时钟信号端CKB的每一个高平信号，都将PD的电位拉高，从而使得M10与M11一直处于导通状态，PU与OUTPUT_N信号一直被拉低，进而有效避免了噪声的引入。
当正向扫描时，该栅极驱动电路中各个移位寄存器单元的输出波形如图5所示。
当反向扫描时，参见图6，图6是该栅极驱动电路的第N级移位寄存器单元的时序图。
第一阶段，第二直流信号端CNB、第二输入信号端INPUT2、第二时钟信号端CKB输出高电平,M3、M4导通，PU节点电压升高，C1充电，M6导通，PD点电位拉低，由于CK输出低电平，且M12处于导通状态，所以OUTPUT_N输出低电平；
第二阶段，第一时钟信号端CK输出高电平，M7，M9导通，C2充电；由于C1的作用，PU点电位继续上升，从而使得M6、M5继续处于导通状态，PD点电位被继续被拉低；PD点电位与M6、M8和M9相关，调整M6与M8、M9的尺寸比例，会影响PD点台阶处的电压，此时OUTPUT_N输出高电平；
第三阶段，第二时钟信号端CKB输出高电平，M8导通，由于电容C2的作用M9导通，所以PD电位升高，M10导通，PU电位被拉低，M6与M5关闭，由于M11与M12导通，OUTPUT_N输出低电平。
其中，在一帧开始前，由于CKB的每一个高平信号，都将PD的电位拉高，从而使得M10与M12一直处于导通状态，PU与OUTPUT_N信号一直被拉低，进而有效避免了噪声的引入。
当反向扫描时，该栅极驱动电路中各个移位寄存器单元的输出波形如图7所示。
本发明实施方式提供的栅极驱动电路，通过第三晶体管M3、第四晶体管M4和第二晶体管M2使得该栅极驱动电路具有了双向扫描的功能，更好的满足了客户的需求，通过第十晶体管M10、第十一晶体管M11将上拉节点PU的电位拉低，并且在下一帧打开前，第十晶体管M10、第十一晶体管M11一直处于导通状态，有效避免了非工作状态PU点噪声的产生；通过第十一晶体管M11、第十二晶体管M12将输出端子处于非工作状态的电位拉低，有效避免了输出端噪声的引入；通过第二电容C2的设计，使得第二时钟信号CKB的每一个高平信号都能够拉升下拉节点PD点的电位，降低了整个电路的功耗及避免了下拉节点PD噪声的引入；同时，在该栅极驱动电路中，通过整体器件的排列及信号的巧妙结合，实现了整个栅极驱动电路都采用相同的移位寄存器单元，大大降低了栅极驱动电路布线（GOA layout）的难度。
此外，本发明还提供了一种显示装置，包括上述的栅极驱动电路。所述显示装置可以为：液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括输入模块、输出模块、下拉驱动模块、下拉模块和复位模块；
所述输入模块，分别连接第一输入信号端、第一直流信号端、第二输入信号端和第二直流信号端，用于根据所述第一直流信号端接收的第一直流信号和所述第一输入信号端接收的第一输入信号将所述第一输入信号提供给上拉节点，以及根据所述第二直流信号端接收的第二直流信号和所述第二输入信号端接收的第二输入信号将所述第二输入信号提供给所述上拉节点，所述上拉节点为所述输入模块与所述输出模块的连接点；
所述输出模块，连接第一时钟信号端，用于根据所述上拉节点的电压信号将所述第一时钟信号端接收的第一时钟信号提供给输出端子；
所述下拉驱动模块，连接所述第一时钟信号端、第二时钟信号端和低电压信号端，用于根据所述第一时钟信号端接收的第一时钟信号和所述第二时钟信号端接收的第二时钟信号将所述第二时钟信号提供给下拉节点，以及根据所述上拉节点的电压信号将所述低电压信号端接收的低电压信号提供给所述下拉节点，所述下拉驱动模块通过所述下拉节点与所述下拉模块连接；
所述下拉模块，连接所述低电压信号端，用于根据所述下拉节点的电压信号将所述低电压信号端接收的低电压信号提供给所述上拉节点和所述输出端子；
所述复位模块，分别连接所述第二时钟信号端和所述低电压信号端，用于根据所述第二时钟信号端接收的第二时钟信号将所述低电压信号端接收的低电压信号提供给所述输出端子。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的栅极和漏极连接所述第一输入信号端；
所述第二晶体管的源极连接所述第一晶体管的源极，所述第二晶体管的栅极连接第一直流信号端，所述第二晶体管的漏极连接所述上拉节点；
所述第三晶体管的栅极和漏极连接所述第二输入信号端，所述第三晶体管的源极连接所述上拉节点；
所述第四晶体管的漏极连接所述第三晶体管的源极，所述第四晶体管的栅极连接第二直流信号端，所述第四晶体管的源极连接所述上拉节点。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括第五晶体管和第一电容；
所述第五晶体管的栅极连接所述上拉节点，所述第五晶体管的源极连接所述第一时钟信号端，所述第五晶体管的漏极连接所述输出端子；
所述第一电容的一端连接所述上拉节点，所述第一电容的另一端连接所述低电压信号端或者所述输出端子。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉驱动模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管和第二电容；
所述第七晶体管的栅极和源极连接所述第一时钟信号端，所述第七晶体管的漏极连接所述第九晶体管的栅极；
所述第九晶体管的源极连接所述第二时钟信号端，所述第九晶体管的漏极连接第八晶体管的漏极；
所述第八晶体管的栅极连接所述第二时钟信号端，所述第八晶体管的源极连接所述下拉节点；
所述第六晶体管的栅极连接所述上拉节点，所述第六晶体管的源极连接下拉节点，所述第六晶体管的漏极连接所述低电压信号端；
所述第二电容的一端连接所述低电压信号端，所述第二电容的另一端连接所述第七晶体管的漏极。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第十晶体管和第十一晶体管；
所述第十晶体管的源极连接所述低电压信号端，所述第十晶体管的漏极连接所述上拉节点，所述第十晶体管的栅极连接所述下拉节点；
所述第十一晶体管的栅极连接所述下拉节点，所述第十一晶体管的漏极连接所述低电压信号端，所述第十一晶体管的源极连接所述输出端子。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位单元包括第十二晶体管；
所述第十二晶体管的栅极连接所述第二时钟信号端，所述第十二晶体管的源极连接所述低电压信号端，所述第十二晶体管的漏极连接所述输出端子。
7.根据权利要求1-6任一所述的移位寄存器单元，其特征在于，所述第一直流信号与所述第二直流信号相位相反。
8.根据权利要求1-6任一所述的移位寄存器单元，其特征在于，所述第一时钟信号与所述第二时钟信号相位相反。
9.一种栅极驱动电路，其特征在于，包括多级如权利要求1-8任一所述的移位寄存器单元；除第一级移位寄存器单元和最后一级移位寄存器单元外，每一级移位寄存器单元的第一输入信号端均连接自身的上一级移位寄存器单元的输出端子，每一级移位寄存器单元的第二输入信号端均连接自身的下一级移位寄存器单元的输出端子，每一级移位寄存器单元的输出端子连接自身的上一级移位寄存器的第二输入信号端以及自身的下一级移位寄存器单元的第一输入信号端。
10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。
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