TWI618044B - 移位暫存器單元及其驅動方法、閘極驅動電路和顯示裝置 - Google Patents

移位暫存器單元及其驅動方法、閘極驅動電路和顯示裝置 Download PDF

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Abstract

一種移位暫存器單元，包括上拉節點、下拉節點、低位準信號端、第二時脈信號端和下拉模組，所述第二時脈信號端在輸入子階段和下拉子階段向下拉節點提供高位準信號，所述下拉模組分別與上拉節點、下拉節點、移位暫存器單元的輸出端和所述低位準信號端相連，所述移位暫存器單元還包括放電模組，所述放電模組用於在輸入子階段將所述下拉節點與低位準信號端導通，並且在輸入子階段和下拉子階段，所述上拉節點和所述移位暫存器單元的輸出端均與所述低位準信號端導通。相應地，本發明還提供一種移位暫存器單元的驅動方法、閘極驅動電路和顯示裝置。本發明能夠減小下拉節點電壓位準升高時發生的漂移，防止移位暫存器單元在輸出階段以外的其他階段產生雜訊。

Description

移位暫存器單元及其驅動方法、閘極驅動電路和顯示裝置
本發明係有關於一種顯示技術領域，特別是有關於一種移位暫存器單元及其驅動方法、閘極驅動電路和顯示裝置。
顯示裝置的閘極驅動電路包括多個級聯的移位暫存器單元，多個移位暫存器單元依次輸出掃描信號，每個移位暫存器單元包括多個薄膜電晶體。在移位暫存器單元工作的輸出階段，上拉節點為高電壓位準，以控制與上拉節點相連的上拉模組導通，移位暫存器單元的輸出端輸出高位準信號；在輸出階段以外的其他階段(如輸入階段和下拉階段)，下拉節點為高電壓位準，以控制與下拉節點相連的下拉模組導通，將移位暫存器單元的輸出端下拉至低電壓位準。
為了使得移位暫存器單元在輸入階段和下拉階段輸出低位準，通常會透過時脈信號端向下拉節點輸入高位準信號，以使得受下拉節點控制的下拉電晶體在輸入階段和下拉階段導通。但是這種情況下，下拉節點的電壓位準會直接由低位準上升為較高的高位準，這會導致下拉節點的電壓位準不穩定，容易發生漂移，從而使得下拉節點控制的下拉模組工作的不穩定，導致移位暫存器單元在輸出階段以外的其他階段 (如，輸入階段)容易產生雜訊。
本發明的目的在於提供一種移位暫存器單元及其驅動方法、閘極驅動電路和顯示裝置，以減少下拉節點的電壓位準升高時出現的漂移。
為了實現上述目的，本發明提供一種移位暫存器單元，包括上拉節點、下拉節點、低位準信號端、第二時脈信號端和下拉模組，所述第二時脈信號端在所述移位暫存器單元的輸入子階段和下拉子階段向所述下拉節點提供高位準信號，所述下拉模組分別與所述上拉節點、所述下拉節點、所述移位暫存器單元的輸出端和所述低位準信號端相連，所述移位暫存器單元還包括放電模組，所述放電模組分別與所述下拉節點和所述低位準信號端相連，用於在所述輸入子階段將所述下拉節點與所述低位準信號端導通，並且在所述輸入子階段和下拉子階段，所述下拉節點的電壓位準能夠使得所述下拉模組將所述上拉節點和所述移位暫存器單元的輸出端均與所述低位準信號端導通。
可選地，所述下拉模組包括第一下拉電晶體和第二下拉電晶體，所述第一下拉電晶體的第一極與所述上拉節點相連，所述第二下拉電晶體的第一極與所述移位暫存器單元的輸出端相連，所述第一下拉電晶體的閘極和所述第二下拉電晶體的閘極均與所述下拉節點相連，所述第一下拉電晶體的第二極和所述第二下拉電晶體的第二極均與所述低位準信號端相連， 所述放電模組還與所述移位暫存器單元的輸入端和所述上拉節點中的至少一者相連，當所述移位暫存器單元的輸入端和所述上拉節點中與所述放電模組相連的至少一者向所述放電模組提供高位準信號時，所述放電模組能夠將所述下拉節點和所述低位準信號端導通。
可選地，所述放電模組包括第一放電電晶體和第二放電電晶體，所述第一放電電晶體的閘極與所述移位暫存器單元的輸入端相連，所述第二放電電晶體的閘極與所述上拉節點相連，所述第一放電電晶體的第一極和所述第二放電電晶體的第一極均與所述下拉節點相連，所述第一放電電晶體的第二極和所述第二放電電晶體的第二極均與所述低位準信號端相連。
可選地，所述移位暫存器單元還包括具有內阻的下拉節點充電模組，所述下拉節點充電模組的輸入端與所述第二時脈信號端相連，所述下拉節點充電模組的輸出端與所述下拉節點相連。
可選地，所述下拉節點充電模組包括充電電晶體，所述充電電晶體的閘極和第一極相連並形成為所述下拉節點充電模組的輸入端，所述充電電晶體的第二極形成為所述下拉節點充電模組的輸出端。
可選地，所述移位暫存器單元還包括上拉模組和第一時脈信號端，所述上拉模組的第一端與所述上拉節點相連，所述上拉模組的第二端與第一時脈信號端相連，所述上拉模組的第三端與所述移位暫存器單元的輸出端相連，當所述上 拉模組的第一端接收到高位準信號時，所述上拉模組的第二端和第三端之間能夠導通，以及所述移位暫存器單元還包括設置在所述上拉節點與所述移位暫存器單元的輸出端之間的儲存模組，其能夠在所述輸入子階段之後的輸出子階段、所述第一時脈信號端輸入高位準信號時使所述上拉節點與所述移位暫存器單元的輸出端之間的電壓在所述輸入子階段和所述輸出子階段相同。
可選地，所述上拉模組包括第一上拉電晶體和第二上拉電晶體，所述第一上拉電晶體的閘極和第二上拉電晶體的閘極相連並形成所述上拉模組的第一端，所述第一上拉電晶體的第一極和所述第二上拉電晶體的第一極相連並形成所述上拉模組的第二端，所述第一上拉電晶體的第二極和所述第二上拉電晶體的第二極相連並形成所述上拉模組的第三端； 所述儲存模組包括：所述第一上拉電晶體的閘極和第二極之間形成的耦合電容以及所述第二上拉電晶體的閘極和第二極之間形成的耦合電容。
可選地，所述儲存模組還包括儲存電容，所述儲存電容的第一端與所述上拉節點相連，所述儲存電容的第二端與所述移位暫存器單元的輸出端相連。
可選地，所述移位暫存器單元還包括輸入模組，所述輸入模組分別與所述移位暫存器單元的輸入端和所述上拉節點相連，用於在輸入子階段對所述上拉節點充電。
可選地，所述輸入模組包括輸入電晶體，所述輸入電晶體的閘極和第一極均與所述移位暫存器單元的輸入端 相連，所述輸入電晶體的第二極與所述上拉節點相連。
可選地，所述移位暫存器單元還包括重置模組，用於在輸入子階段開始之前的重置子階段對移位暫存器單元的上拉節點和移位暫存器單元的輸出端進行重置。
可選地，所述重置模組包括第一重置電晶體和第二重置電晶體，所述第一重置電晶體的閘極和第二重置電晶體的閘極均與所述移位暫存器單元的重置端相連，所述第一重置電晶體的第一極與所述上拉節點相連，所述第一重置電晶體的第二極與所述低位準信號端相連，所述第二重置電晶體的第一極與所述移位暫存器單元的輸出端相連，所述第二重置電晶體的第二極和所述第一重置電晶體的第一極相連。
可選地，所述重置模組包括第一重置電晶體、第二重置電晶體和常開電晶體，所述第一重置電晶體的閘極和所述第二重置電晶體的閘極均與所述移位暫存器單元的重置端相連，所述常開電晶體的閘極與高位準信號端相連，所述常開電晶體的第一極與所述上拉節點相連，所述常開電晶體的第二極與所述第一重置電晶體的第一極相連，所述第一重置電晶體的第二極與所述低位準信號端相連，所述第二重置電晶體的第一極與所述移位暫存器單元的輸出端相連，所述第二重置電晶體的第二極與所述常開電晶體的第一極相連。
可選地，所述移位暫存器單元還包括觸控降噪模組，該觸控降噪模組的第一端與能夠在觸控階段提供高位準信號的觸控致能端相連，所述觸控降噪模組的第二端與所述移位暫存器單元的輸出端相連，所述觸控降噪模組的第三端與低位 準信號端相連，當所述觸控降噪模組的第一端接收高位準信號時，所述觸控降噪模組的第二端和第三端能夠導通。
可選地，所述觸控降噪模組包括第一降噪電晶體，所述第一降噪電晶體的閘極形成為所述觸控降噪模組的第一端，所述第一降噪電晶體的第一極形成為所述觸控降噪模組的第二端，所述第一降噪電晶體的第二極形成為所述觸控降噪模組的第三端。
可選地，所述觸控降噪模組還包括第二降噪電晶體，所述第二降噪電晶體的閘極與所述第一降噪電晶體的閘極相連，所述第二降噪電晶體的第一極與所述第一降噪電晶體的第一極相連，所述第二降噪電晶體的第二極與所述第一降噪電晶體的第二極相連。
相應地，本發明還提供一種移位暫存器單元的驅動方法，所述驅動方法包括： 在輸入子階段，向所述移位暫存器單元的輸入端提供高位準信號，通過第二時脈信號端向所述移位暫存器單元的下拉節點提供高位準信號並將所述下拉節點與低位準信號端導通，並使所述移位暫存器單元的上拉節點和輸出端均與低位準信號端導通； 在所述輸入子階段之後的輸出子階段，向所述移位暫存器單元的第一時脈信號端提供高位準信號，以將所述移位暫存器單元的輸出端的電壓位準拉高為高位準； 在所述輸出子階段之後的下拉子階段，向所述第二時脈信號端提供高位準信號，並將所述移位暫存器單元的上 拉節點和輸出端均與低位準信號端導通。
可選地，所述驅動方法還包括：在所述輸入子階段之前的重置子階段，向所述移位暫存器單元的重置端提供高位準信號，以對所述上拉節點和所述移位暫存器單元的輸出端進行重置。
可選地，所述驅動方法還包括：在觸控階段，將所述移位暫存器單元的輸出端與低位準信號端導通。
相應地，本發明還提供一種閘極驅動電路，包括多個級聯的移位暫存器單元，其中，所述移位暫存器單元為本發明提供的上述移位暫存器單元。
可選地，在連續的三級所述移位暫存器單元中，第三級所述移位暫存器單元的輸入端與第二級所述移位暫存器單元的輸出端相連，第三級所述移位暫存器單元的重置端與第一級所述移位暫存器單元的輸出端相連。
相應地，本發明還提供一種顯示裝置，包括本發明提供的上述閘極驅動電路。
可選地，所述顯示裝置還包括觸控驅動電極、觸控感應電極和觸控電路，所述觸控電路用於在觸控階段感應觸摸點的位置；所述移位暫存器單元還包括觸控降噪模組，該觸控降噪模組的第一端與能夠在觸控階段提供高位準信號的觸控致能端相連，所述觸控降噪模組的第二端與所述移位暫存器單元的輸出端相連，所述觸控降噪模組的第三端與低位準信號 端相連，當所述觸控降噪模組的第一端接收高位準信號時，所述觸控降噪模組的第二端和第三端能夠導通。
在本發明中，所述移位暫存器單元的下拉節點與放電模組相連，在所述輸入子階段，由於放電模組能夠將下拉節點和低位準信號端導通，從而可以對下拉節點進行放電，即，在輸入子階段，第二時脈信號端輸入高位準信號為下拉節點進行充電的同時，放電模組還可以為下拉節點放電，因此，在該輸入子階段中，下拉節點由低位準提高至小於第二時脈信號端的高位準的電壓位準，從而減少了由於下拉節點直接接收高位準信號而導致的電壓位準不穩定的問題，減少了下拉節點的電壓位準漂移，提高了下拉模組的工作穩定性，進而使得移位暫存器單元的輸出端能夠更穩定地輸出低位準，有效地抑制了雜訊。
10‧‧‧放電模組
20‧‧‧重置模組
30‧‧‧上拉模組
40‧‧‧下拉節點充電模組
50‧‧‧輸入模組
60‧‧‧觸控降噪模組
70‧‧‧下拉模組
IN、IN_N、IN_N+1~IN_N+3‧‧‧輸入端
RESET、RESET_N、RESET_N+1~RESET_N+3‧‧‧重置端
CK‧‧‧第一時脈信號端
CKB‧‧‧第二時脈信號端
VGL‧‧‧低位準信號端
VGH‧‧‧高位準信號端
PU‧‧‧上拉節點
PD‧‧‧下拉節點
C‧‧‧儲存電容
OUT、OUT_N、OUT_N+1~OUT_N+3、OUT_N-1~OUT_N-2‧‧‧輸出端
EN‧‧‧觸控致能端
M1‧‧‧輸入電晶體
M2‧‧‧第一上拉電晶體
M3‧‧‧第一下拉電晶體
M4‧‧‧第二下拉電晶體
M5‧‧‧第一放電電晶體
M6‧‧‧第二放電電晶體
M7‧‧‧充電電晶體
M8‧‧‧第一重置電晶體
M9‧‧‧第二重置電晶體
M10‧‧‧常開電晶體
M11‧‧‧第二上拉電晶體
M12‧‧‧第一降噪電晶體
M13‧‧‧第二降噪電晶體
t1‧‧‧重置子階段
t2‧‧‧輸入子階段
t3‧‧‧輸出子階段
t4‧‧‧下拉子階段
CK’‧‧‧第一時脈信號線
CKB’‧‧‧第二時脈信號線
第1圖是本發明提供的移位暫存器單元的結構框圖；第2圖是本發明的一種具體實施方式中移位暫存器單元的結構示意圖；第3圖是本發明的另一種具體實施方式中移位暫存器單元的結構示意圖；第4圖是本發明的實施例中移位暫存器單元中各驅動信號的時序圖；第5圖是本發明的實施例中多級移位暫存器單元的連接示意圖。
第6圖是本發明的實施例中多級移位暫存器單元輸出信號的時序圖。
以下結合附圖對本發明的具體實施方式進行詳細說明。應當理解的是，此處所描述的具體實施方式僅用於說明和解釋本發明，並不用於限制本發明。
作為本發明的一方面，提供一種移位暫存器單元，如第1圖所示，包括：下拉節點PD、上拉節點PU、低位準信號端VGL、第二時脈信號端CKB和下拉模組70，第二時脈信號端CKB在移位暫存器單元的輸入子階段和下拉子階段向下拉節點PD提供高位準信號，下拉模組70分別與上拉節點PU、下拉節點PD、所述移位暫存器單元的輸出端OUT和低位準信號端VGL相連，用於在所述輸入子階段將下拉節點PD與低位準信號端VGL導通，並且在所述輸入子階段和下拉子階段，下拉節點PD的電壓位準能夠使得下拉模組70將上拉節點PU和移位暫存器單元的輸出端OUT均與低位準信號端VGL導通。
本領域技術人員可以理解的是，移位暫存器單元具有重置子階段(如第4圖中的t1子階段)、輸入子階段(如第4圖中的t2子階段)、輸出子階段(如第4圖中的t3子階段)、下拉子階段(如第4圖中的t4子階段)，所述下拉模組70的作用在於，在輸出子階段之前的輸入子階段，以及在輸出子階段之後的下拉子階段拉低上拉節點PU和移位暫存器單元的輸出端OUT的電壓位準。下拉模組70的第一端與下拉節點PD相連，第二端與上拉節點PU相連，第三端與移位暫存器單元的輸出端 OUT相連，第四端與低位準信號端VGL相連，當下拉節點PD的電壓位準達到高位準時，下拉模組70的第二端和第三端均與第四端導通，從而將上拉節點PU和移位暫存器單元的輸出端OUT的電壓位準拉低。
現有技術中，在移位暫存器單元的輸入子階段和下拉子階段，第二時脈信號端CKB輸入高位準信號，從而將下拉節點PD的電壓位準由低電壓位準直接上拉至高電壓位準，從而導致下拉節點PD的電壓位準不穩定，進而導致受下拉節點PD控制的下拉模組70的工作不穩定。
而本發明實施例中，所述移位暫存器單元的下拉節點PD與放電模組10相連，在所述輸入子階段，由於放電模組10能夠將下拉節點PD和低位準信號端VGL導通，從而可以對下拉節點PD進行放電，即，在輸入子階段，第二時脈信號端CKB輸入高位準信號為下拉節點PD進行充電的同時，放電模組10還可以為下拉節點PD放電。因此，在該輸入子階段中，下拉節點PD的電壓位準升高至小於第二時脈信號端CKB的高位準的電壓位準，從而減少了由於下拉節點PD直接接收第二時脈信號端的高位準信號而導致的下拉節點PD電壓位準不穩定的問題，減少了下拉節點PD的電壓位準漂移，提高了下拉模組工作的穩定性，進而使得移位暫存器單元的輸出端OUT能夠更穩定地輸出低位準，有效地抑制了雜訊。
具體地，如第2圖所示，下拉模組70包括第一下拉電晶體M3和第二下拉電晶體M4，第一下拉電晶體M3的第一極與上拉節點PU相連，第二下拉電晶體M4的第一極與移位暫存 器單元的輸出端OUT相連，第一下拉電晶體M3的閘極和第二下拉電晶體M4的閘極均與下拉節點PD相連，第一下拉電晶體M3的第二極和第二下拉電晶體M4的第二極均與低位準信號端VGL相連。如第3圖所示，下拉模組70包括第一下拉電晶體M3和第二下拉電晶體M4，第二下拉電晶體M4的第一極與移位暫存器單元的輸出端OUT相連，第一下拉電晶體M3的閘極和第二下拉電晶體M4的閘極均與下拉節點PD相連，第一下拉電晶體M3的第二極和第二下拉電晶體M4的第二極均與低位準信號端VGL相連。
放電模組10還與所述移位暫存器單元的輸入端IN和上拉節點PU中的至少一者相連，當所述移位暫存器單元的輸入端IN和上拉節點PU中與放電模組10相連的至少一者向放電模組10提供高位準信號時，放電模組10能夠將下拉節點PD與低位準信號端VGL導通。因此，當放電模組10與輸入端IN相連時，在輸入子階段，輸入端IN輸入高位準信號，此時放電模組10將下拉節點PD與低位準信號端VGL導通，同時第二時脈信號端CKB向下拉節點PD提供高位準信號，以使得下拉節點PD在輸入子階段的電壓位準上升至低於第二時脈信號端CKB的高位準信號的電壓位準。當放電模組10與上拉節點PU相連時，在輸入子階段，輸入端IN向上拉節點PU充電，此時上拉節點PU電壓位準升高，在上拉節點PU的高電壓位準的控制下，放電模組10同樣能夠將下拉節點PD與低位準信號端VGL導通，從而使得下拉節點PD在輸入子階段的電壓位準低於第二時脈信號端CKB的高電壓位準；另外，在輸出子階段，第二時脈信號端CKB 輸入低位準信號，上拉節點PU的電壓位準仍為高位準，此時放電模組10將下拉節點PD與低位準信號端VGL導通，從而將下拉節點PD的電壓位準拉低至低位準，以使得第一下拉電晶體M3和第二下拉電晶體M4關閉，不影響移位暫存器單元輸出高位準。
進一步具體地，如第2及3圖所示，放電模組10包括第一放電電晶體M5和第二放電電晶體M6，第一放電電晶體M5的閘極與所述移位暫存器單元的輸入端IN相連，第二放電電晶體M6的閘極與上拉節點PU相連，第一放電電晶體M5的第一極和第二下拉電晶體M6的第一極均與下拉節點PD相連，第一放電電晶體M5的第二極和第二放電電晶體M6的第二極均與低位準信號端VGL相連。
進一步地，如第1-3圖所示，所述移位暫存器單元還包括具有內阻的下拉節點充電模組40，下拉節點充電模組40的輸入端與第二時脈信號端CKB相連，下拉節點充電模組40的輸出端與下拉節點PD相連。因此，當第二時脈信號端CKB輸入高位準信號時，下拉節點充電模組40起到了一定的分壓作用，從而防止在第二時脈信號端CKB輸入的高位準信號直接充入下拉節點PD而導致下拉節點PD的電壓位準不穩定，從而提高了所述下拉模組工作的穩定性。
具體地，如第2及3圖所示，下拉節點充電模組40包括充電電晶體M7，充電電晶體M7的閘極和第一極相連並形成為下拉節點充電模組40的輸入端，充電電晶體M7的第二極形成為下拉節點充電模組40的輸出端。即，充電電晶體M7的 閘極和第一極均與第二時脈信號端CKB相連，充電電晶體M7的第二極與下拉節點PD相連。在輸入子階段，相當於充電電晶體M7和第一放電電晶體M5串聯，以對第二時脈信號端CKB輸入的高位準信號進行分壓，從而使得下拉節點PD的電壓位準低於所述高位準信號且下拉節點PD與第一下拉電晶體M3的第二極之間的電壓大於第一下拉電晶體M3的臨界電壓，以防止下拉節點PD的電壓位準由低位準直接上升至高位準時帶來的漂移現象，從而提高下拉模組70工作的穩定性。同樣，在下拉子階段，相當於充電電晶體M7和第二放電電晶體M6串聯，以對第二時脈信號端CKB的高位準進行分壓，從而提高下拉模組70工作的穩定性。
如第1-3圖所示，所述移位暫存器單元還包括上拉模組30和第一時脈信號端CK，上拉模組30的第一端與上拉節點PU相連，上拉模組30的第二端與第一時脈信號端CK相連，上拉模組30的第三端與移位暫存器單元的輸出端OUT相連，當上拉模組30的第一端接收到高位準信號時，上拉模組30的第二端和第三端之間能夠導通。在所述輸出子階段，第一時脈信號端CK輸入高位準信號，從而使得移位暫存器單元的輸出端OUT在輸出子階段輸出高位準信號。上拉節點PU與移位暫存器單元的輸出端OUT之間設置有儲存模組，以使上拉節點PU與移位暫存器單元的輸出端OUT之間的電壓在所述輸入子階段和所述輸出子階段相同。
具體地，如第2及3圖所示，上拉模組30包括第一上拉電晶體M2和第二上拉電晶體M11，第一上拉電晶體M2的 閘極和第二上拉電晶體M11的閘極相連並形成上拉模組30的第一端，第一上拉電晶體M2的第一極和第二上拉電晶體M11的第一極相連並形成上拉模組30的第二端，第一上拉電晶體M2的第二極和第二上拉電晶體M11的第二極相連並形成上拉模組30的第三端。即，第一上拉電晶體M2的閘極和第二上拉電晶體M11的閘極均與上拉節點PU相連，第一上拉電晶體M2的第一極和第二上拉電晶體M11的第一極均與第一時脈信號端CK相連，第一上拉電晶體M2的第二極和第二上拉電晶體M11的第二極均與移位暫存器單元的輸出端OUT相連。
因此，在輸出子階段(第4圖中的t3子階段)，上拉節點PU為高位準，控制第一上拉電晶體M2和第二上拉電晶體M11同時開啟，將第一時脈信號端CK的高位準信號輸出至移位暫存器單元的輸出端OUT，第一上拉電晶體M2和第二上拉電晶體M11的共同作用提高了輸出端OUT輸出高位準信號的可靠性，防止其中一者失效時影響輸出端OUT的輸出。
並且，在輸出子階段，由於第二時脈信號端CKB輸入低位準信號，上拉節點PU為高位準，因此，第二放電電晶體M6導通，以將下拉節點PD拉低至低電壓位準，第一下拉電晶體M3和第二下拉電晶體M4關閉，防止拉低上拉節點PU和移位暫存器單元的輸出端OUT的電壓位準。
當上拉模組30包括第一上拉電晶體M2和第二上拉電晶體M11時，所述儲存模組可以包括第一上拉電晶體M2的閘極和第二極之間形成的耦合電容以及第二上拉電晶體M11的閘極和第二極之間形成的耦合電容，該耦合電容會保持上拉節 點PU和移位暫存器單元的輸出端OUT之間的電壓在輸入子階段和輸出子階段之間不變，因此，在輸出子階段，在耦合電容的自舉作用下，上拉節點PU的電壓位準會進一步提高；在輸出子階段，上拉節點PU的高位準控制第二放電電晶體M6迅速導通，為下拉節點PD放電，防止第二下拉電晶體M4在輸出子階段導通而影響移位暫存器單元的輸出端OUT的輸出。
進一步地，所述儲存模組還可以包括儲存電容C，儲存電容C的第一端與上拉節點PU相連，儲存電容C的第二端與移位暫存器單元的輸出端OUT相連。
進一步地，如第2及3圖所示，所述移位暫存器單元還包括輸入模組50，輸入模組50分別與所述移位暫存器單元的輸入端IN和上拉節點PU相連，用於在所述輸入子階段根據移位暫存器單元的輸入端IN的信號對上拉節點PU充電。
具體地，輸入模組50包括輸入電晶體M1，輸入電晶體M1的閘極和第一極均與移位暫存器單元的輸入端IN相連，輸入電晶體M1的第二極與上拉節點PU相連。在輸入子階段，移位暫存器單元的輸入端IN輸入高位準信號，以控制輸入電晶體M1導通，從而為上拉節點PU充電。
在輸入子階段(第4圖中的t2子階段)，移位暫存器單元的輸入端IN輸入高位準信號，第一時脈信號端CK輸入低位準信號，第二時脈信號端CKB輸入高位準信號。輸入電晶體M1導通，輸入端IN為上拉節點PU充電，第二時脈信號端CKB向下拉節點PD提供高位準，第一放電電晶體M5導通，對下拉節點PD放電。應當理解的是，第二時脈信號端CKB向下拉節點 PI的充電速度大於第一放電電晶體M5的放電速度，以使得下拉節點PD的電壓位準小於第二時脈信號端CKB提供的高位準信號，並大於第二下拉電晶體M4的臨界電壓，從而使得第二下拉電晶體M4導通，移位暫存器單元的輸出端OUT輸出低位準信號。
如第1-3圖所示，所述移位暫存器單元還包括重置模組20，用於在輸入子階段開始之前的重置子階段對上拉節點PU和移位暫存器單元的輸出端OUT進行重置。
作為本發明的一種具體實施方式，如第2圖所示，重置模組20包括第一重置電晶體M8和第二重置電晶體M9，第一重置電晶體M8的閘極和第二重置電晶體M9的閘極均與重置端RESET相連，第一重置電晶體M8的第一極與上拉節點PU相連，第一重置電晶體M8的第二極與低位準信號端VGL相連，第二重置電晶體M9的第一極與所述移位暫存器單元的輸出端OUT相連，第二重置電晶體M9的第二極和第一重置電晶體M8的第一極相連。
對於這種實施方式，在重置子階段(第4圖中的t1子階段)，重置端RESET輸入高位準信號，第一重置電晶體M8和第二重置電晶體M9導通，以將上拉節點PU和移位暫存器單元的輸出端OUT分別與低位準信號端VGL導通，從而拉低上拉節點PU和輸出端OUT的電壓位準。
並且，如上文所述，在輸入子階段，第一下拉電晶體M3導通，從而拉低上拉節點PU的電壓位準。同時，輸入端IN通過輸入電晶體M1向上拉節點PU充電，此時，相當於輸 入電晶體M1和第一下拉電晶體M3串聯以對輸入端IN的高位準信號進行分壓，以使得上拉節點PU與移位暫存器單元的輸出端OUT之間的電壓大於第一上拉電晶體M2和第二上拉電晶體M11的臨界電壓、且小於輸入端IN輸入的高電壓位準。由於輸入電晶體M1和第一下拉電晶體M3的分壓作用，使得上拉節點PU的電壓位準在升高時，並不是直接由低位準上升至輸入端IN的高位準，而是升高至低於該高位準的值，從而提高了上拉節點PU電壓位準的穩定性，進而提高了第一上拉電晶體M2和第二上拉電晶體M11工作的穩定性。
作為本發明的另一種具體實施方式，如第3圖所示，重置模組20包括第一重置電晶體M8、第二重置電晶體M9和常開電晶體M10。第一重置電晶體M8的閘極和第二重置電晶體M9的閘極均與重置端RESET相連，常開電晶體M10的閘極與高位準信號端VGH相連，常開電晶體M10的第一極與上拉節點PU相連，常開電晶體M10的第二極與第一重置電晶體M8的第一極相連，第一重置電晶體M8的第二極與低位準信號端VGL相連，第二重置電晶體M9的第一極與移位暫存器單元的輸出端OUT相連，第二重置電晶體M9的第二極與常開電晶體M10的第一極相連。
和上一種實施方式類似地，在重置子階段，重置端RESET輸入高位準信號，第一重置電晶體M8、第二重置電晶體M9導通，而常開電晶體M10在高位準信號端VGH的控制下保持導通，因此，上拉節點PU和移位暫存器單元的輸出端OUT均與低位準信號端VGL導通，從而拉低上拉節點PU和移位暫存 器單元的輸出端OUT的電壓位準。
和上一種實施方式的不同在於，在輸入子階段，輸入端IN透過輸入電晶體M1向上拉節點PU充電時，相當於第一下拉電晶體M3與常開電晶體M10串聯後再與輸入電晶體M1串聯，從而對輸入端IN的高位準信號進行分壓，分壓效果更明顯，從而使得上拉節點PU的電壓位準更穩定。
進一步地，如第1-3圖所示，所述移位暫存器單元還包括觸控降噪模組60，該觸控降噪模組60的第一端與能夠在觸控階段提供高位準信號的觸控致能端EN相連，觸控降噪模組60的第二端與移位暫存器單元的輸出端OUT相連，觸控降噪模組60的第三端與低位準信號端VGL相連，當觸控降噪模組60的第一端接收到高位準信號時，觸控降噪模組60的第二端和第三端能夠導通，從而在觸控階段將所述移位暫存器單元的輸出端OUT與低位準信號端VGL導通，防止在觸控階段產生雜訊而影響觸控靈敏度。
因此，可以將上述移位暫存器單元用於觸控顯示裝置的驅動電路中。在顯示每幀圖像的過程中，在所述移位暫存器單元的輸出子階段，移位暫存器單元的輸出端OUT輸出高位準信號，以對相應的閘極線進行掃描，顯示階段的其餘各個子階段，移位暫存器單元輸出低位準信號；在顯示相鄰兩幀圖像之間的觸控階段，觸控致能端EN輸入高位準信號，顯示裝置的觸控電路判斷觸控位置，此時，觸控降噪模組60導通，防止觸控階段產生雜訊而影響觸控靈敏度。
具體地，如第2及3圖所示，觸控降噪模組60包括 第一降噪電晶體M12，第一降噪電晶體M12的閘極形成為觸控降噪模組60的第一端，第一降噪電晶體M12的第一極形成為觸控降噪模組60的第二端，第一降噪電晶體M12的第二極形成為觸控降噪模組60的輸出端。即，第一降噪電晶體M12的閘極與觸控致能端EN相連，第一降噪電晶體M12的第一極與移位暫存器單元的輸出端OUT相連，第一降噪電晶體M12的第二極與低位準信號端VGL相連。在觸控階段，觸控致能端EN提供高位準信號，從而將第一降噪電晶體M12導通，以防止觸控階段出現雜訊。
可選擇地，如第2及3圖所示，觸控降噪模組60還包括第二降噪電晶體M13，第二降噪電晶體M13的閘極和第一降噪電晶體M12的閘極相連，第二降噪電晶體M13的第一極與第一降噪電晶體M12的第一極相連，第二降噪電晶體M13的第二極與第一降噪電晶體M12的第二極相連，從而提高觸控降噪模組60工作的可靠性。
作為本發明的第二個方面，提供一種移位暫存器單元的驅動方法，包括：在輸入子階段(如第4圖所示的t2階段)，向所述移位暫存器單元的輸入端IN提供高位準信號，透過第二時脈信號端CKB向移位暫存器單元的下拉節點PD提供高位準信號並將下拉節點PD與低位準信號端VGL導通，並使得所述移位暫存器單元的上拉節點PU和輸出端OUT均與低位準信號端VGL導通。
在所述輸入子階段之後的輸出子階段(如第4圖所示的t3階段)，向所述移位暫存器單元的第一時脈信號端CK提 供高位準信號，以將所述移位暫存器單元的輸出端OUT的電壓位準拉高為高位準；在所述輸出子階段之後的下拉子階段(如第4圖所示的t4階段)，向所述第二時脈信號端CKB提供高位準信號，並將所述移位暫存器單元的上拉節點PU和輸出端OUT與低位準信號端VGL導通。
因此，在輸入子階段和下拉子階段，第二時脈信號端CKB對下拉節點PD的電壓位準進行上拉，與此同時，放電模組10的第一端與第二端導通，從而對下拉節點PD的電壓位準進行下拉，從而使得在輸入子階段和下拉子階段，下拉節點PD的電壓位準低於第二時脈信號端CKB的電壓位準，並且下拉節點PD的電壓位準能夠使得下拉模組70導通(即，使上拉節點PU和輸出端OUT能夠與低位準信號端VGL導通)，從而防止下拉節點PD由低位準直接升高至高位準時造成的不穩定，從而提高下拉模組70的工作穩定性，以使得移位暫存器單元的輸出端OUT穩定地輸出低位準，減少引入雜訊。
進一步地，所述驅動方法還包括：在所述輸入子階段之前的重置子階段(如第4圖所示的t1階段)，向所述移位暫存器單元的重置端RESET提供高位準信號，以對上拉節點PU和所述移位暫存器單元的輸出端OUT進行重置。
進一步地，所述驅動方法還包括：在觸控階段，將所述移位暫存器單元的輸出端OUT與低位準信號端VGL導通，從而減少觸控階段產生的雜訊，提 高觸控準確性。
下面結合第4及5圖對本發明的移位暫存器單元的工作過程進行描述。
在顯示階段的重置子階段t1，移位暫存器單元的重置端RESET輸入高位準信號，第一重置電晶體M8、第二重置電晶體M9和常開電晶體M10導通，從而將上拉節點PU和移位暫存器單元的輸出端OUT的電壓位準拉低至低位準。
在顯示階段的t2子階段，第二時脈信號端CKB輸入高位準，充電電晶體M7導通，第二時脈信號端CKB為下拉節點PD充電，同時，第一放電電晶體M5導通，為下拉節點PD放電，此時相當於充電電晶體M7和第一放電電晶體M5對高位準信號進行分壓，從而使得下拉節點PD的電壓位準小於第二時脈信號端CKB的高位準信號且大於第一下拉電晶體M3和第二下拉電晶體M4的臨界電壓，使得第一下拉電晶體M3和第二下拉電晶體M4導通，從而使得移位暫存器單元的輸出端OUT與低位準信號端VGL導通而輸出低位準。在輸入子階段t2，移位暫存器單元的輸入端IN輸入高位準信號，輸入電晶體M1導通，輸入端IN為上拉節點PU(儲存電容C的第一端)充電，相當於常開電晶體M10和第一下拉電晶體M3二者串聯再與輸入電晶體M1串聯以對輸入端IN的高位準信號進行分壓，從而使得上拉節點PU的電壓位準低於輸入端IN的電壓位準並大於第一上拉電晶體M2的臨界電壓。
因此，在輸入子階段t2，上拉節點PU和下拉節點PD的電壓位準並不是通過輸入端IN和第二時脈信號端CKB的 高位準的直接充電而上升至較高的電壓位準，而是在充電和放電的同時作用下上升至低於所述高位準的電壓位準，從而減少了電壓位準發生的漂移，提高了上拉節點PU和下拉節點PD電壓位準的穩定性，從而提高了上拉節點PU和下拉節點PD所控制的電晶體的工作穩定性，進而提高了移位暫存器單元輸出的穩定性，有效抑制了雜訊並降低了功耗。
在輸出子階段t3，第一時脈信號端CK輸入高位準信號，在儲存電容C的自舉作用下，上拉節點PU的電壓位準進一步拉高，從而將第一上拉電晶體M2和第二上拉電晶體M11導通，移位暫存器單元的輸出端OUT輸出高位準信號；同時，第二放電電晶體M6在上拉節點PU的控制下導通，第二時脈信號端CKB向下拉節點PD輸入低位準信號，此時，下拉節點PD的電壓位準被拉低至低位準，第一下拉電晶體M3和第二下拉電晶體M4關閉。
在下拉子階段t4，第一時脈信號端CK輸入低位準信號，第二時脈信號端CKB透過充電電晶體M7向下拉節點PD充電，此時第一下拉電晶體M3導通，從而將上拉節點PU的電壓位準拉低，同時第二下拉電晶體M4導通，將移位暫存器單元的輸出端OUT的電壓位準拉低。
作為本發明的第三個方面，提供一種閘極驅動電路，包括多個級聯的移位暫存器單元，其中，所述移位暫存器單元為本發明提供的上述移位暫存器單元。
具體地，所述移位暫存器單元具有第一時脈信號端和第二時脈信號端，在連續的三級所述移位暫存器單元中， 第三級移位暫存器單元的輸入端與第二極移位暫存器單元的輸出端相連，第三級移位暫存器單元的重置端與第一級移位暫存器單元的輸出端相連。如第5圖所示，第N+2級移位暫存器單元的輸入端IN_N+2與第N+1級移位暫存器單元的輸出端OUT_N+1相連，第N+2級移位暫存器單元的重置端RESET_N+2與第N級移位暫存器單元的輸出端OUT_N相連，從而使得多級移位暫存器單元依次輸出高位準信號，如第6圖所示。應當理解的是，相鄰兩級移位暫存器單元中的第一時脈信號端所輸入的信號是相反的，相鄰兩級移位暫存器單元中的第二時脈信號端輸入的信號也是相反的。如第5圖中，第N級移位暫存器單元的第一時脈信號端CK與提供第一時脈信號的第一時脈信號線CK’相連，第N級移位暫存器單元的第二時脈信號端CKB與提供第二時脈信號的第二時脈信號線CKB’相連；而第N+1級移位暫存器單元的第一時脈信號端CK與提供第二時脈信號的第二時脈信號線CKB’相連，第N+1級移位暫存器單元的第二時脈信號端CKB與提供第一時脈信號的第一時脈信號線CK’相連。
作為本發明的第四個方面，提供一種顯示裝置，包括本發明提供的上述閘極驅動電路。
本發明所提供的顯示裝置可以為觸控顯示裝置，其還包括觸控驅動電極、觸控感應電極和觸控電路，所述觸控電路用於在觸控階段感應觸摸點的位置。如上文所述，所述移位暫存器單元還包括觸控降噪模組60，觸控降噪模組60的第一端與能夠在觸控階段提供高位準信號的觸控致能端EN相連，觸控降噪模組60的第二端與移位暫存器單元的輸出端OUT相 連，觸控降噪模組60的第三端與低位準信號端VGL相連，當所述觸控降噪模組60的第一端接收高位準信號時，所述觸控降噪模組60的第二端和第三端能夠導通，從而防止在觸控階段產生雜訊，進而提高了觸控靈敏度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧放電模組
20‧‧‧重置模組
30‧‧‧上拉模組
40‧‧‧下拉節點充電模組
50‧‧‧輸入模組
60‧‧‧觸控降噪模組
70‧‧‧下拉模組
IN‧‧‧輸入端
RESET‧‧‧重置端
CK‧‧‧第一時脈信號端
CKB‧‧‧第二時脈信號端
VGL‧‧‧低位準信號端
PU‧‧‧上拉節點
PD‧‧‧下拉節點
C‧‧‧儲存電容
OUT‧‧‧輸出端
EN‧‧‧觸控致能端

Claims (22)

  1. 一種移位暫存器單元，包括上拉節點、下拉節點、低位準信號端、第二時脈信號端和下拉模組，所述第二時脈信號端在所述移位暫存器單元的輸入子階段和下拉子階段向所述下拉節點提供高位準信號，所述下拉模組分別與所述上拉節點、所述下拉節點、所述移位暫存器單元的輸出端和所述低位準信號端相連，其中，所述移位暫存器單元還包括放電模組，所述放電模組分別與所述下拉節點和所述低位準信號端相連，用於在所述輸入子階段將所述下拉節點與所述低位準信號端導通，並且在所述輸入子階段和下拉子階段，所述下拉節點的電壓位準能夠使得所述下拉模組將所述上拉節點和所述移位暫存器單元的輸出端均與所述低位準信號端導通。
  2. 申請專利範圍第1項所述之移位暫存器單元，其中所述下拉模組包括第一下拉電晶體和第二下拉電晶體，所述第一下拉電晶體的第一極與所述上拉節點相連，所述第二下拉電晶體的第一極與所述移位暫存器單元的輸出端相連，所述第一下拉電晶體的閘極和所述第二下拉電晶體的閘極均與所述下拉節點相連，所述第一下拉電晶體的第二極和所述第二下拉電晶體的第二極均與所述低位準信號端相連，所述放電模組還與所述移位暫存器單元的輸入端和所述上拉節點中的至少一者相連，當所述移位暫存器單元的輸入端和所述上拉節點中與所述放電模組相連的至少一者向所述放電模組提供高位準信號時，所述放電模組能夠將所述 下拉節點和所述低位準信號端導通。
  3. 申請專利範圍第1項所述之移位暫存器單元，其中所述放電模組包括第一放電電晶體和第二放電電晶體，所述第一放電電晶體的閘極與所述移位暫存器單元的輸入端相連，所述第二放電電晶體的閘極與所述上拉節點相連，所述第一放電電晶體的第一極和所述第二放電電晶體的第一極均與所述下拉節點相連，所述第一放電電晶體的第二極和所述第二放電電晶體的第二極均與所述低位準信號端相連。
  4. 如申請專利範圍第1項所述之移位暫存器單元，更包括：具有內阻的下拉節點充電模組，其中，所述下拉節點充電模組的輸入端與所述第二時脈信號端相連，所述下拉節點充電模組的輸出端與所述下拉節點相連。
  5. 申請專利範圍第4項所述之移位暫存器單元，其中所述下拉節點充電模組包括充電電晶體，所述充電電晶體的閘極和第一極相連並形成為所述下拉節點充電模組的輸入端，所述充電電晶體的第二極形成為所述下拉節點充電模組的輸出端。
  6. 申請專利範圍第1項所述之移位暫存器單元，其中所述移位暫存器單元還包括上拉模組和第一時脈信號端，所述上拉模組的第一端與所述上拉節點相連，所述上拉模組的第二端與第一時脈信號端相連，所述上拉模組的第三端與所述移位暫存器單元的輸出端相連，當所述上拉模組的第一端接收到高位準信號時，所述上拉模組的第二端和第三端之間能夠導通，以及 其中，所述移位暫存器單元還包括設置在所述上拉節點與所述移位暫存器單元的輸出端之間的儲存模組，其能夠在所述輸入子階段之後的輸出子階段、所述第一時脈信號端輸入高位準信號時使所述上拉節點與所述移位暫存器單元的輸出端之間的電壓在所述輸入子階段和所述輸出子階段相同。
  7. 申請專利範圍第6項所述之移位暫存器單元，其中所述上拉模組包括第一上拉電晶體和第二上拉電晶體，所述第一上拉電晶體的閘極和第二上拉電晶體的閘極相連並形成所述上拉模組的第一端，所述第一上拉電晶體的第一極和所述第二上拉電晶體的第一極相連並形成所述上拉模組的第二端，所述第一上拉電晶體的第二極和所述第二上拉電晶體的第二極相連並形成所述上拉模組的第三端；所述儲存模組包括：所述第一上拉電晶體的閘極和第二極之間形成的耦合電容以及所述第二上拉電晶體的閘極和第二極之間形成的耦合電容。
  8. 申請專利範圍第7項所述之移位暫存器單元，其中所述儲存模組還包括儲存電容，所述儲存電容的第一端與所述上拉節點相連，所述儲存電容的第二端與所述移位暫存器單元的輸出端相連。
  9. 申請專利範圍第1項所述之移位暫存器單元，更包括：輸入模組，所述輸入模組分別與所述移位暫存器單元的輸入端和所述上拉節點相連，用於在輸入子階段對所述上拉節點充電。
  10. 如申請專利範圍第9項所述之移位暫存器單元，其中所述輸入模組包括輸入電晶體，所述輸入電晶體的閘極和第一極均與所述移位暫存器單元的輸入端相連，所述輸入電晶體的第二極與所述上拉節點相連。
  11. 如申請專利範圍第1項所述之移位暫存器單元，其中所述移位暫存器單元還包括重置模組，用於在輸入子階段開始之前的重置子階段對移位暫存器單元的上拉節點和移位暫存器單元的輸出端進行重置。
  12. 如申請專利範圍第11所述之移位暫存器單元，其中所述重置模組包括第一重置電晶體和第二重置電晶體，所述第一重置電晶體的閘極和第二重置電晶體的閘極均與所述移位暫存器單元的重置端相連，所述第一重置電晶體的第一極與所述上拉節點相連，所述第一重置電晶體的第二極與所述低位準信號端相連，所述第二重置電晶體的第一極與所述移位暫存器單元的輸出端相連，所述第二重置電晶體的第二極和所述第一重置電晶體的第一極相連。
  13. 如申請專利範圍第11所述之移位暫存器單元，其中所述重置模組包括第一重置電晶體、第二重置電晶體和常開電晶體，所述第一重置電晶體的閘極和所述第二重置電晶體的閘極均與所述移位暫存器單元的重置端相連，所述常開電晶體的閘極與高位準信號端相連，所述常開電晶體的第一極與所述上拉節點相連，所述常開電晶體的第二極與所述第一重置電晶體的第一極相連，所述第一重置電晶體的第二極與所述低位準信號端相連，所述第二重置電晶體的第 一極與所述移位暫存器單元的輸出端相連，所述第二重置電晶體的第二極與所述常開電晶體的第一極相連。
  14. 如申請專利範圍第1項至第13項中任一項所述之移位暫存器單元，其中其中，所述移位暫存器單元還包括觸控降噪模組，該觸控降噪模組的第一端與能夠在觸控階段提供高位準信號的觸控致能端相連，所述觸控降噪模組的第二端與所述移位暫存器單元的輸出端相連，所述觸控降噪模組的第三端與低位準信號端相連，當所述觸控降噪模組的第一端接收高位準信號時，所述觸控降噪模組的第二端和第三端能夠導通。
  15. 如申請專利範圍第14項所述之移位暫存器單元，其中所述觸控降噪模組包括第一降噪電晶體，所述第一降噪電晶體的閘極形成為所述觸控降噪模組的第一端，所述第一降噪電晶體的第一極形成為所述觸控降噪模組的第二端，所述第一降噪電晶體的第二極形成為所述觸控降噪模組的第三端。
  16. 如申請專利範圍第15項所述之移位暫存器單元，其中所述觸控降噪模組還包括第二降噪電晶體，所述第二降噪電晶體的閘極與所述第一降噪電晶體的閘極相連，所述第二降噪電晶體的第一極與所述第一降噪電晶體的第一極相連，所述第二降噪電晶體的第二極與所述第一降噪電晶體的第二極相連。
  17. 一種驅動方法，適用於申請專利範圍第1項至第16項中任一項所述的移位暫存器單元，所述驅動方法包括： 在輸入子階段，向所述移位暫存器單元的輸入端提供高位準信號，通過第二時脈信號端向所述移位暫存器單元的下拉節點提供高位準信號並將所述下拉節點與低位準信號端導通，並使所述移位暫存器單元的上拉節點和輸出端均與低位準信號端導通；在所述輸入子階段之後的輸出子階段，向所述移位暫存器單元的第一時脈信號端提供高位準信號，以將所述移位暫存器單元的輸出端的電壓位準拉高為高位準；在所述輸出子階段之後的下拉子階段，向所述第二時脈信號端提供高位準信號，並將所述移位暫存器單元的上拉節點和輸出端均與低位準信號端導通。
  18. 如申請專利範圍第17項所述之驅動方法，更包括：在所述輸入子階段之前的重置子階段，向所述移位暫存器單元的重置端提供高位準信號，以對所述上拉節點和所述移位暫存器單元的輸出端進行重置。
  19. 如申請專利範圍第17項所述之驅動方法，更包括：在觸控階段，將所述移位暫存器單元的輸出端與低位準信號端導通。
  20. 一種閘極驅動電路，包括多個級聯的移位暫存器單元，其中，所述移位暫存器單元為申請專利範圍第1項至第16項中任一項所述的移位暫存器單元。
  21. 如申請專利範圍第20項所述之閘極驅動電路，其中在連續的三級所述移位暫存器單元中，第三級所述移位暫存器單元的輸入端與第二級所述移位暫存器單元的輸出端相連， 第三級所述移位暫存器單元的重置端與第一級所述移位暫存器單元的輸出端相連。
  22. 一種顯示裝置，包括如申請專利範圍第20或21項所述的閘極驅動電路、觸控驅動電極、觸控感應電極和觸控電路，所述觸控電路用於在觸控階段感應觸摸點的位置；所述移位暫存器單元還包括觸控降噪模組，該觸控降噪模組的第一端與能夠在觸控階段提供高位準信號的觸控致能端相連，所述觸控降噪模組的第二端與所述移位暫存器單元的輸出端相連，所述觸控降噪模組的第三端與低位準信號端相連，當所述觸控降噪模組的第一端接收高位準信號時，所述觸控降噪模組的第二端和第三端能夠導通。
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