CN106531051B - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 Download PDF

Info

Publication number
CN106531051B
CN106531051B CN201710000691.9A CN201710000691A CN106531051B CN 106531051 B CN106531051 B CN 106531051B CN 201710000691 A CN201710000691 A CN 201710000691A CN 106531051 B CN106531051 B CN 106531051B
Authority
CN
China
Prior art keywords
pull
transistor
electrode
point
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710000691.9A
Other languages
English (en)
Other versions
CN106531051A (zh
Inventor
商广良
韩明夫
郑皓亮
韩承佑
林允植
吕敬
黄应龙
田正牧
董学
王志冲
姚星
袁丽君
金志河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710000691.9A priority Critical patent/CN106531051B/zh
Publication of CN106531051A publication Critical patent/CN106531051A/zh
Priority to US15/680,416 priority patent/US10269290B2/en
Application granted granted Critical
Publication of CN106531051B publication Critical patent/CN106531051B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

本发明的实施例提供移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。移位寄存器单元包括：输入模块，复位模块，多个输出模块，多个下拉模块，多个下拉控制模块。在第一时间段内，多个输出模块输出的信号全部有效。在第二时间段内，多个输出模块输出的信号中的至少一个无效，并且第二时间段包括第一子时间段和第二子时间段，多个输出模块的输出信号中的至少一个在第一子时间段的状态与在第二子时间段的状态相反。移位寄存器单元可以使得像素电路中的晶体管在导通和截止状态之间切换，延长晶体管的使用寿命。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术，尤其涉及移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
背景技术
在显示装置中使用多个像素单元进行显示，像素单元包括像素电路。
图1是传统的像素电路的示意性的电路图。图1示出了多个具有相同结构的像素电路P11、P12、P21、P22。以像素电路P11为例，像素电路P11中包括晶体管T11，该晶体管T11在来自栅极线G1的信号的控制下，连接或者断开数据线D1和存储单元C11。
图2是传统的像素电路的信号波形的示意图。如图2所示，纵轴V表示施加到晶体管T11的栅极的信号的电压幅度，横轴T表示时间，其中VGH表示使得晶体管T11导通的高电平，VGL表示使得晶体管T11截止的低电平。在显示装置显示图像期间，晶体管T11在导通和截止状态之间切换，并且该晶体管T11长时间(约99％的时间)处于截止状态。长时间处于截止状态会使得晶体管T11的阈值电压负向偏移，严重时会损坏晶体管T11，使得像素电路P11不能正常工作。
像素电路以及用于驱动像素电路的移位寄存器单元存在改进空间。
发明内容
本发明的实施例提供了移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
根据第一个方面，本发明的实施例提供了一种移位寄存器单元，包括：输入模块，复位模块，多个输出模块，多个下拉模块以及多个下拉控制模块。其中，输入模块与输出模块连接，并且被配置为接收输入信号并将接收的输入信号输出至多个输出模块。复位模块被配置为根据复位信号对输出模块进行复位。输出模块被配置为根据输入信号和时钟信号，输出输出信号。下拉模块与输出模块的输出端连接，并且被配置为对于输出模块的输出端进行下拉。下拉控制模块与下拉模块连接，并且被配置为控制下拉模块。其中，移位寄存器单元被配置为：在第一时间段内，多个输出模块的输出信号全部有效。在第二时间段内，多个输出模块的输出信号中的至少一个无效，并且第二时间段包括第一子时间段和第二子时间段，多个输出模块的输出信号中的至少一个在第一子时间段的状态与在第二子时间段的状态相反。
在本发明的实施例中，每一帧画面的时间段都包括第一时间段和第二时间段。帧画面包括第一帧画面和第二帧画面。多个输出模块包括第一输出模块和第二输出模块。在第一帧画面的第二时间段内，第一输出模块输出的信号无效，第二输出模块输出的信号有效。在第二帧画面的第二时间段内，第二输出模块输出的信号无效，第一输出模块输出的信号有效。
在本发明的实施例中，多个下拉模块包括第一下拉模块和第二下拉模块。多个下拉控制模块包括第一下拉控制模块和第二下拉控制模块。输入模块与输出模块连接的连接点是上拉点。第一下拉控制模块与第一下拉模块连接的连接点是第一下拉点。第二下拉控制模块与第二下拉模块连接的连接点是第二下拉点。第一输出模块与上拉点以及第一时钟端连接，第一输出模块包括第一输出端。第一下拉模块与第一下拉点、第一电压端、第五电压端、上拉点以及第一输出端连接。第一下拉控制模块与输入信号端、上拉点、第三电压端、第一输出端、第五电压端、以及第一下拉点连接。第二输出模块与上拉点以及第二时钟端连接，第二输出模块包括第二输出端。第二下拉模块与第二下拉点、第一电压端、第五电压端、上拉点以及第二输出端连接。第二下拉控制模块与输入信号端、上拉点、第四电压端、第二输出端、第五电压端、以及第二下拉点连接。
在本发明的实施例中，多个下拉模块包括第一下拉模块和第二下拉模块。多个下拉控制模块包括第一下拉控制模块和第二下拉控制模块。输入模块与输出模块连接的连接点是上拉点。第一下拉控制模块与第一下拉模块连接的连接点是第一下拉点。第二下拉控制模块与第二下拉模块连接的连接点是第二下拉点。第一输出模块与上拉点以及第一时钟端连接，第一输出模块包括第一输出端。第一下拉模块与第一下拉点、第二下拉点、第一电压端、第五电压端、上拉点以及第一输出端连接。第一下拉控制模块与上拉点、第三电压端、第五电压端、以及第一下拉点连接。第二输出模块与上拉点以及第二时钟端连接，第二输出模块包括第二输出端。第二下拉模块与第二下拉点、第一下拉点、第二电压端、第五电压端、上拉点以及第二输出端连接。第二下拉控制模块与上拉点、第四电压端、第五电压端、以及第二下拉点连接。
在本发明的实施例中，输入模块包括第一晶体管。第一晶体管的控制极和第一极与输入信号端连接，第二极与上拉点连接。复位模块包括第二晶体管。第二晶体管的控制极与复位信号端连接，第一极与第五电压端连接，第二极与上拉点连接。
在本发明的实施例中，第一输出模块包括第三晶体管，第一电容。第三晶体管的控制极与上拉点连接，第一极与第一时钟端连接，第二极与多个下拉模块中的一个连接。第一电容连接在第三晶体管的控制极与第二极之间。第三晶体管的第二极与第一电容的连接点是第一输出端。第二输出模块包括第四晶体管，第二电容。第四晶体管的控制极与上拉点连接，第一极与第二时钟端连接，第二极与多个下拉模块中的一个连接。第二电容连接在第四晶体管的控制极与第二极之间。第四晶体管的第二极与第二电容连接的连接点是第二输出端。
在本发明的实施例中，还包括：级联模块，级联下拉模块以及级联下拉控制模块。级联模块被配置为输出级联信号，级联信号被用于其它移位寄存器单元的输入信号和复位信号中的至少一个。级联下拉模块与级联模块的输出端连接，并且被配置为对于级联模块的输出端进行下拉。级联下拉控制模块与级联下拉模块连接，并且被配置为控制级联下拉模块。输入模块与输出模块连接的连接点是上拉点。级联模块包括：第五晶体管。第五晶体管的控制极与上拉点连接，第一极与第三时钟端连接，第二极是第三输出端，并且与级联下拉模块连接。级联下拉模块包括：第六晶体管，第七晶体管。第六晶体管的控制极与级联下拉控制模块连接，第一极与第五电压端连接，第二极与第三输出端连接。第七晶体管控制极与级联下拉控制模块连接，第一极与第五电压端连接，第二极与第三输出端连接。级联下拉控制模块复用多个下拉控制模块。第六晶体管的控制极与第一下拉控制模块连接。第七晶体管的控制极与第二下拉控制模块连接。
在本发明的实施例中，第一下拉模块包括：第八晶体管，第九晶体管。第八晶体管的控制极与第一下拉点连接，第一极与第五电压端连接，第二极与上拉点连接。第九晶体管的控制极与第一下拉点连接，第一极与第一电压端连接，第二极与第一输出端连接。第二下拉模块包括：第十晶体管，第十一晶体管。第十晶体管的控制极与第二下拉点连接，第一极与第五电压端连接，第二极与上拉点连接。第十一晶体管的控制极与第二下拉点连接，第一极与第一电压端连接，第二极与第二输出端连接。
在本发明的实施例中，第一下拉控制模块包括：第十二晶体管，第十三晶体管，第十四晶体管，第十五晶体管。第十二晶体管的控制极和第一极与第三电压端连接，第二极与第一下拉点连接。第十三晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第一下拉点连接。第十四晶体管的控制极与输入信号端连接，第一极与第五电压端连接，第二极与第一下拉点连接。第十五晶体管的控制极与第一输出端连接，第一极与第五电压端连接，第二极与第一下拉点连接。第二下拉控制模块包括：第十六晶体管，第十七晶体管，第十八晶体管，第十九晶体管。第十六晶体管的控制极和第一极与第四电压端连接，第二极与第二下拉点连接。第十七晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第二下拉点连接。第十八晶体管的控制极与输入信号端连接，第一极与第五电压端接，第二极与第二下拉点连接。第十九晶体管的控制极与第二输出端连接，第一极与第五电压端连接，第二极与第二下拉点连接。
在本发明的实施例中，第一下拉模块包括：第八晶体管，第九晶体管，第十晶体管。第八晶体管的控制极与第一下拉点连接，第一极与第五电压端连接，第二极与上拉点连接。第九晶体管的控制极与第一下拉点连接，第一极与第一电压端连接，第二极与第一输出端连接。第十晶体管的控制极与第二下拉点连接，第一极与第一电压端连接，第二极与第一输出端连接。第二下拉模块包括：第十一晶体管，第十二晶体管，第十三晶体管。第十一晶体管的控制极与第二下拉点连接，第一极与第五电压端连接，第二极与上拉点连接。第十二晶体管的控制极与第一下拉点连接，第一极与第二电压端连接，第二极与第二输出端连接。第十三晶体管的控制极与第二下拉点连接，第一极与第二电压端连接，第二极与第二输出端连接。
在本发明的实施例中，第一下拉控制模块包括：第十四晶体管，第十五晶体管，第十六晶体管，第十七晶体管。第十四晶体管的控制极和第一极与第三电压端连接，第二极与第十五晶体管的控制极连接。第十四晶体管的第二极与第十五晶体管的控制极连接的连接点是第一下拉控制点。第十五晶体管的控制极与第十四晶体管的第二极连接，第一极与第三电压端连接，第二极与第一下拉点连接。第十六晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第一下拉控制点连接。第十七晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第一下拉点连接。第二下拉控制模块包括：第十八晶体管，第十九晶体管，第二十晶体管，第二十一晶体管。第十八晶体管的控制极和第一极与第四电压端连接，第二极与第十九晶体管的控制极连接。第十八晶体管的第二极与第十九晶体管的控制极连接的连接点是第二下拉控制点。第十九晶体管的控制极与第十八晶体管的第二极连接，第一极与第四电压端连接，第二极与第二下拉点连接。第二十晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第二下拉控制点连接。第二十一晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第二下拉点连接。
根据第二个方面，本发明的实施例提供一种移位寄存器单元的驱动方法，用于上述任一项的移位寄存器单元，输入模块与输出模块连接的连接点是上拉点，所述驱动方法包括：在第一时间段内，上拉点的电压有效，多个输出模块的时钟信号有效，使得多个输出模块的输出有效；在第二时间段内，至少一个输出模块的输出端被下拉模块下拉至无效电压，使得至少一个输出模块的输出无效，并且第二时间段包括第一子时间段和第二子时间段，多个输出模块的输出中的至少一个在第一子时间段的状态与在第二子时间段的状态相反。
在本发明的实施例中，每一帧画面的时间段都包括第一时间段和第二时间段。在第一帧画面的第二时间段内，第一输出模块的输出被下拉模块下拉至无效电压，所述第二输出模块输出的信号有效；在第二帧画面的第二时间段内，第二输出模块的输出被下拉模块下拉至无效电压，所述第一输出模块输出的信号有效。
根据第三个方面，本发明的实施例提供一种栅极驱动电路，包括：多个级联的上述任一项的移位寄存器单元。
根据第四个方面，本发明的实施例提供一种显示装置，包括上述的栅极驱动电路。
根据本发明的实施例的移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，像素电路中的晶体管可以在导通和截止状态之间切换，延长晶体管的使用寿命。
附图说明
为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：
图1是传统的像素电路的示意性的电路图；
图2是传统的像素电路的信号波形的示意图；
图3是本发明的实施例提供的像素电路的一个示意性的电路图；
图4是用于驱动图3所示的像素电路的信号的一个波形图；
图5是本发明的实施例提供的移位寄存器单元的框图；
图6是图5所示的移位寄存器单元的驱动方法的流程图；
图7是图5所示的移位寄存器单元的一部分的一个更详细的框图；
图8是图5所示的移位寄存器单元的一个示意性的电路图；
图9是图8所示的电路的信号时序图；
图10是图5所示的移位寄存器单元的一部分的另一个更详细的框图；
图11是图5所示的移位寄存器单元的另一个示意性的电路图；
图12是图11所示的电路的信号时序图；
图13是本发明的实施例提供的栅极驱动电路的示意性的框图；
图14是本发明的实施例提供的栅极驱动电路的电连接关系的示意图。
图15是图14所示的电路的信号时序图。
具体实施方式
为了使本发明的实施例的技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。
本发明的实施例提供了一种像素电路。像素电路包括存储模块，以及多个晶体管。存储模块可以包括电容。多个晶体管串联在连接到像素电路的数据线和存储模块之间。多个晶体管的控制极分别与多条扫描线连接。晶体管根据扫描线上的扫描信号，使得：在第一时间段内，多个晶体管全部导通；在第二时间段内，多个晶体管中的至少一个截止，并且第二时间段包括第一子时间段和第二子时间段，多个晶体管中的至少一个在第一子时间段的状态与在第二子时间段的状态相反(即，在导通和截止之间切换)。
本发明的实施例还提供了一种像素电路的驱动方法，用于驱动上述的像素电路。像素电路的驱动方法包括如下步骤：在第一时间段内，向多个晶体管提供有效的扫描信号，以使得多个晶体管全部导通。在第二时间段内，向多个晶体管中的至少一个提供无效的扫描信号，以使得多个晶体管中的至少一个截止，并且第二时间段包括第一子时间段和第二子时间段，多个扫描信号中的至少一个在第一子时间段的状态与在第二子时间段的状态相反(即，在有效和无效之间切换)，使得在第二时间段中，多个晶体管中的至少一个的状态可以在导通和截止之间切换。
根据本发明的实施例，像素电路中的晶体管可以在导通和截止状态之间切换。这样，可以通过控制第一子时间段和第二子时间段的长度，避免晶体管长时间处于截止状态，进而可以延长晶体管的使用寿命。
图3是本发明的实施例提供的像素电路的一个示意性的电路图。图4是用于驱动图3所示的像素电路的信号的一个波形图。
如图3所示，在本发明的实施例中，以像素P’11为例，多个晶体管可以包括第一晶体管T11a、第二晶体管T11b。第一晶体管T11a、第二晶体管T11b串联在数据线D1和存储模块C11之间。第一晶体管T11a、第二晶体管T11b的控制极分别与扫描线G1a、G1b连接。
如图4所示，在本发明的实施例中，帧画面可以包括第一帧画面和第二帧画面。多个输出模块包括第一输出模块和第二输出模块。在第一帧画面的第二时间段内，第一输出模块输出的信号无效，第二输出模块输出的信号有效。在第二帧画面的第二时间段内，第二输出模块输出的信号无效，第一输出模块输出的信号有效。
具体而言，在每一帧的第一时间段Ti1内，向第一晶体管T11a、第二晶体管T11b提供有效的扫描信号，使得第一晶体管T11a、第二晶体管T11b导通，以连接数据线D1和存储模块C11。
其中，在第一帧F1的第二时间段Ti2内，由第一扫描线G1a向第一晶体管T11a提供无效的扫描信号，由第二扫描线G1b向第二晶体管T11b提供有效的扫描信号，以使得第一晶体管T11a截止，第二晶体管T11b导通，以断开数据线D1和存储模块C11。在第二帧F2的第二时间段Ti2内，向第二晶体管T11b提供无效的扫描信号，向第一晶体管T11a提供有效的扫描信号，以使得第二晶体管T11b截止，第一晶体管T11a导通，以断开数据线D1和存储模块C11。应当理解的是，有效电平是指能使得晶体管导通的电平，无效电平是指能使得晶体管截止的电平。图4中，以晶体管是N型晶体管，有效电平是高电平为例进行了说明，在采用P型晶体管时，有效电平可以是低电平。
如图4所示，以第一帧F1的第二时间段Ti2仅仅包括第一子时间段Ti21，第二帧F2的第二时间段Ti2仅仅包括第二子时间段Ti22为例进行了说明，这样的方案有利于简化控制过程。但是，应当理解，同一帧中的第二时间段Ti2也可以同时包括第一子时间段Ti21和第二子时间段Ti22。即，在同一帧的第二时间段Ti2内，第一晶体管T11a，第二晶体管T11b中的至少一个的状态也可以发生切换。
在本发明的实施例中，第一晶体管T11a，第二晶体管T11b都可以在导通和截止状态之间切换，而不会长时间处于一种状态之中，这能够延长晶体管的使用寿命。
本发明的实施例还提供了一种移位寄存器单元，用于提供上述的像素电路的驱动信号。
图5是本发明的实施例提供的移位寄存器单元的框图。如图5所示，移位寄存器单元1包括：输入模块2，复位模块3，多个输出模块4a、4b……，多个下拉模块5a、5b……，多个下拉控制模块6a、6b……。输入模块2的输出端与输出模块连接，并且被配置为接收输入信号并将接收的输入信号输出至输出模块。复位模块3被配置为根据复位信号对输出模块进行复位。多个输出模块4a、4b……被配置为根据输入信号和时钟信号，输出多个输出信号。多个下拉模块5a、5b……与多个输出模块4a、4b……的输出端连接，并且被配置为对于多个输出模块4a、4b……的输出端进行下拉。多个下拉控制模块6a、6b……与多个下拉模块5a、5b……连接，并且被配置为控制多个下拉模块5a、5b……。其中，在第一时间段内，多个输出模块4a、4b……输出的信号全部有效。在第二时间段内，多个输出模块4a、4b……输出的信号中的至少一个无效，并且所述第二时间段包括第一子时间段和第二子时间段，所述多个输出模块的输出信号中的至少一个在第一子时间段的状态与在第二子时间段的状态相反。每一帧图像的显示时间段都包括第一时间段和第二时间段。
此外，在需要级联使用移位寄存器单元以形成栅极驱动电路时，移位寄存器单元还可以包括级联模块7，级联下拉模块8以及级联下拉控制模块9。
级联模块7被配置为输出级联信号，级联信号被用于其它移位寄存器单元的输入信号和复位信号中的至少一个。级联下拉模块8与级联模块7的输出端连接，并且被配置为对于级联模块7的输出端进行下拉。级联下拉控制模块9与级联下拉模块8连接，并且被配置为控制级联下拉模块8。
图6是图5所示的移位寄存器单元的驱动方法的流程图。为了便于说明，将输入模块2与输出模块连接的连接点称为上拉点。驱动方法开始于步骤S601，在步骤S601中，在第一时间段内，上拉点的电压有效，多个输出模块4a、4b……的时钟信号有效，使得多个输出模块4a、4b……的输出有效。之后，在步骤S602中，在第二时间段内，至少一个输出模块的输出端被下拉模块下拉至无效电压，使得至少一个输出模块的输出无效。
上述的移位寄存器单元可以输出多个控制信号，使得多个晶体管可以在导通和截止状态之间切换，能够延长晶体管的使用寿命。
进一步的，在本发明的实施例中，帧画面可以包括第一帧画面和第二帧画面。多个输出模块4a、4b……可以包括第一输出模块4a和第二输出模块4b。在第一帧画面的第二时间段内，第一输出模块4a的输出被下拉模块5a下拉至无效电压，第一输出模块4a输出的信号无效，第二输出模块4b输出的信号有效。在第二帧画面的第二时间段内，第二输出模块4b的输出被下拉模块5b下拉至无效电压，第二输出模块4b输出的信号无效，第一输出模块4a输出的信号有效。
图7是图5所示的移位寄存器单元的一部分的一个更详细的框图。如图7所示，在本发明的实施例中，多个下拉模块包括第一下拉模块5a和第二下拉模块5b。多个下拉控制模块包括第一下拉控制模块6a和第二下拉控制模块6b。输入模块2与输出模块连接的连接点是上拉点PU。第一下拉控制模块6a与第一下拉模块5a连接的连接点是第一下拉点PD_A。第二下拉控制模块6b与第二下拉模块5b连接的连接点是第二下拉点PD_B。第一输出模块4a与上拉点PU以及第一时钟端CLKA连接，第一输出模块4a包括第一输出端OUTA。第一下拉模块5a与第一下拉点PD_A、第一电压端V1(VGL)、第五电压端V5(LVGL)、上拉点PU以及第一输出端OUTA连接。第一下拉控制模块6a与输入信号端IP、上拉点PU、第三电压端V3、第一输出端OUTA、第五电压端V5、以及第一下拉点PD_A连接。第二输出模块4b与上拉点PU以及第二时钟端CLKB连接，第二输出模块4b包括第二输出端OUTB。第二下拉模块5b与第二下拉点PD_B、第一电压端V1、第五电压端V5、上拉点PU以及第二输出端OUTB连接。第二下拉控制模块6b与输入信号端IP、上拉点PU、第四电压端V4、第二输出端OUTB、第五电压端V5、以及第二下拉点PD_B连接。
图8是图5所示的移位寄存器单元的一个示意性的电路图。如图8所示，输入模块2包括第一晶体管T1。复位模块3包括第二晶体管T2。第一输出模块4a包括第三晶体管T3，第一电容C1。第二输出模块4b包括第四晶体管T4，第二电容C2。级联模块7包括：第五晶体管T5。级联下拉模块8包括：第六晶体管T6，第七晶体管T7。级联下拉控制模块9复用第一下拉控制模块6a，第二下拉控制模块6b。第一下拉模块5a包括：第八晶体管T8，第九晶体管T9。第二下拉模块5b包括：第十晶体管T10，第十一晶体管T11。第一下拉控制模块6a包括：第十二晶体管T12，第十三晶体管T13，第十四晶体管T14，第十五晶体管T15。第二下拉控制模块6b包括：第十六晶体管T16，第十七晶体管T17，第十八晶体管T18，第十九晶体管T19。
在本发明的实施例中，还设置了总复位模块，接收总复位信号以对于移位寄存器单元进行复位。总复位模块包括：第二十晶体管T20。总复位模块可以保证多个移位寄存器单元之间的复位过程的同步，这在栅极驱动电路中尤为有利。
在输入模块2中，第一晶体管T1的控制极和第一极与输入信号端IP连接，第二极与第二晶体管T2的第二极连接。第一晶体管T1的第二极与第二晶体管T2的第二极连接的连接点是上拉点PU。
在复位模块3中，第二晶体管T2的控制极与复位信号端RST连接，第一极与第五电压端V5连接，第二极与第一晶体管T1的第二极连接。
在第一输出模块4a中，第三晶体管T3的控制极与上拉点PU连接，第一极与第一时钟端CLKA连接，第二极与第九晶体管T9的第二极连接。第一电容C1连接在第三晶体管T3的控制极与第二极之间。第三晶体管T3的第二极与第一电容C1的连接点是第一输出端OUTA。
在第二输出模块4b中，第四晶体管T4的控制极与上拉点PU连接，第一极与第二时钟端CLKB连接，第二极与第十一晶体管T11的第二极连接。第二电容C2连接在第四晶体管T4的控制极与第二极之间。第四晶体管T4的第二极与第二电容C2连接的连接点是第二输出端OUTB。
在级联模块7中，第五晶体管T5的控制极与上拉点PU连接，第一极与第三时钟端CLKC连接，第二极与第六晶体管T6的第二极连接。第五晶体管T5的第二极与第六晶体管T6的第二极连接的连接点是第三输出端OUTC。
在级联下拉模块8中，第六晶体管T6的控制极与第一下拉点PD_A连接，第一极与第五电压端V5连接，第二极与第三输出端OUTC连接。第七晶体管T7的控制极与第二下拉点PD_B连接，第一极与第五电压端V5连接，第二极与第三输出端OUTC连接。在第一下拉模块5a中，第八晶体管T8的控制极与第十二晶体管T12的第二极连接，第一极与第五电压端V5连接，第二极与上拉点PU连接。第八晶体管T8的控制极与第十二晶体管T12的第二极连接的连接点是第一下拉点PD_A。第九晶体管T9的控制极与第一下拉点PD_A连接，第一极与第一电压端V1连接，第二极与第一输出端OUTA连接。
在第二下拉模块5b中，第十晶体管T10的控制极与第十六晶体管T16的第二极连接，第一极与第五电压端V5连接，第二极与上拉点PU连接。第十晶体管T10的控制极与第十六晶体管T16的第二极连接的连接点是第二下拉点PD_B。第十一晶体管T11的控制极与第二下拉点PD_B连接，第一极与第一电压端V1连接，第二极与第二输出端OUTB连接。
在第一下拉模块5a和第二下拉模块5b中，第九晶体管T9的第一极以及第十一晶体管T11的第一极与第一电压端V1连接，这可以简化电路。应当理解，也可以是第九晶体管T9的第一极与第一电压端V1连接，第十一晶体管T11的第一极与第二电压端V2连接，并且向第一电压端V1和第二电压端V2施加相同的信号。
在第一下拉控制模块6a中，第十二晶体管T12的控制极和第一极与第三电压端V3连接，第二极与第一下拉点PD_A的控制极连接。第十三晶体管T13的控制极与上拉点PU连接，第一极与第五电压端V5连接，第二极与第一下拉点PD_A连接。第十四晶体管T14的控制极与输入信号端IP连接，第一极与第五电压端V5连接，第二极与第一下拉点PD_A连接。第十五晶体管T15的控制极与第一输出端OUTA连接，第一极与第五电压端V5连接，第二极与第一下拉点PD_A连接。
在第二下拉控制模块6b中，第十六晶体管T16的控制极和第一极与第四电压端V4连接，第二极与第二下拉点PD_B连接。第十七晶体管T17的控制极与上拉点PU连接，第一极与第五电压端V5连接，第二极与第二下拉点PD_B连接。第十八晶体管T18的控制极与输入信号端IP连接，第一极与第五电压端V5连接，第二极与第二下拉点PD_B连接。第十九晶体管T19的控制极与第二输出端OUTB连接，第一极与第五电压端V5连接，第二极与第二下拉点PD_B连接。
在总复位模块中，第十五晶体管T15的控制极与总复位信号端TGOA_RST连接，第一极与五电压端LVGL连接，第二端与上拉点PU连接。
图9是图8所示的电路的信号时序图。在图9中，以图8中的晶体管均为N型晶体管为例，此时，有效信号为高电平，无效信号为低电平。
如图9所示，首先对于第二帧中第二输出端OUTB的波形进行说明。
在阶段P1至阶段P4，第一电压端V1的电压(大小可以以VGL表示)始终无效，第三电压端V3的电压始终无效，第四电压端V4的电压始终有效，第五电压端V5的电压(大小可以以LVGL表示)始终无效。图中示出了，LVGL小于VGL的情况。应当理解，LVGL也可以等于VGL。
在阶段P1中，输入信号端IP的信号有效，第二时钟端CLKB的信号无效，第四电压端V4的信号有效，复位信号端RST的信号无效。
输入信号端IP的有效信号使得第一晶体管T1导通，并且上拉点PU被施加有效电平。上拉点PU的有效电平使得第四晶体管T4导通，第二输出端OUTB与第二时钟端CLKB连接。因为第二时钟端CLKB的信号无效，所以，第二输出端OUTB也输出无效的信号。
此外，上拉点PU的有效电平使得第十三晶体管T13和第十七晶体管T17导通，使得第二下拉点PD_B与第五电压端V5连接。第二下拉点PD_B被施加无效电平，使得第十一晶体管T11截止。因此，上拉点PU的信号有效，第二下拉点PD_B的信号无效，第二输出端OUTB的信号无效。
在阶段P2中，输入信号端IP的信号无效，第二时钟端CLKB的信号有效，复位信号端RST的信号无效。
上拉点PU的信号维持有效，第四晶体管T4维持导通。第二时钟端CLKB的有效信号使得第二输出端OUTB输出有效的信号。由于第一电容C1的自举作用，上拉点PU的电平被进一步提高，能够使得第二输出端OUTB稳定地输出有效电平。
此外，上拉点PU的有效电平使得第十三晶体管T13和第十七晶体管T17导通，使得第二下拉点PD_B与第五电压端V5连接。第二下拉点PD_B被施加无效电平，使得第十一晶体管T11截止。第四电压端V4的有效信号使得第十六晶体管T16导通，因此，第二下拉点PD_B通过第十六晶体管T16连接到高电平，通过第十七晶体管T17连接到低电平。在本发明的实施例中，第十六晶体管T16和第十七晶体管T17的特征参数(例如，宽长比)被设置为使得第二下拉点PD_B保持低电平。
因此，上拉点PU的信号有效，第二下拉点PD_B的信号无效，第二输出端OUTB的信号有效。
在阶段P3中，输入信号端IP的信号无效，第二时钟端CLKB的信号无效。复位信号端RST的信号从无效切换到有效。
第二时钟端CLKB1的信号无效使得第二输出端OUTB1的信号无效。在复位信号端RST的信号有效时，第二晶体管T2导通，上拉点PU与第五电压端V5导通，上拉点PU的电平切换到无效。上拉点PU的电平切换到无效后，此时第十七晶体管T17截止，第二下拉点PD_B与第五电压端V5断开，由于第四电压端V4的电平有效，因此第二下拉点PD_B的电平切换为有效。
因此，上拉点PU的信号由有效切换为无效，第二下拉点PD_B的信号由无效切换为有效，第二输出端OUTB的信号无效。
在阶段P4中，输入信号端IP的信号无效，第二时钟端CLKB的信号在有效和无效之间切换，复位信号端RST的信号由有效切换为无效。
由于输入信号端IP的信号维持无效，因此上拉点PU的电平维持无效。第四晶体管T4始终截止，第二输出端OUTB输出无效信号。此外，第四电压端V4的信号维持有效，使得第二下拉点PD_B的信号维持有效。因此，第十一晶体管T11维持导通，对于第二输出端OUTB维持下拉，进而维持了第二输出端OUTB输出的无效信号。
因此，上拉点PU的信号无效，第二输出端OUTB的信号无效。
然后，对于第一输出端OUTA的波形进行说明。在阶段P1～阶段P4中，第一时钟端CLKA的信号始终有效。因此，只要在上拉点PU有效使得第三晶体管T3导通时，第一输出端OUTA即输出有效信号。此外，第一下拉点PD_A的电平始终无效，第九晶体管T9始终截止，不会对于第一输出端OUTA的电压进行下拉。因此，在上拉点PU的电平无效时，第一输出端OUTA的电平也能保持有效。在阶段P1～阶段P4中，第一输出端OUTA的电平始终有效。
最后，对于第三输出端OUTC的波形进行说明。在阶段P2，因为上拉点PU的电平有效，使第五晶体管T5导通，连接第三输出端OUTC和第三时钟端CLKC。第三时钟端CLKC的信号有效，使得第三输出端OUTC输出有效的信号。在其它阶段，不能同时实现上拉点PU的电平有效以及第三时钟端CLKC的信号有效，第三输出端OUTC输出无效的信号。
在上述描述中，阶段P2是第一时间段，阶段P1、P3、P4是第二时间段。
在图9中，第二帧中的第一时钟端CLKA的信号与第一帧中的第二时钟端CLKB的信号相同，第二帧中的第二时钟端CLKB的信号与第一帧中的第一时钟端CLKA的信号相同。第二帧中的第三电压端V3的信号与第一帧中的第四电压端V4的信号相同，第二帧中的第四电压端V4的信号与第一帧中的第三电压端V3的信号相同。这使得第一帧中的第一输出端OUTA输出的信号与第二帧中的第二输出端OUTB输出的信号相同，第一帧中的第二输出端OUTB输出的信号与第二帧中的第一输出端OUTA输出的信号相同。在第一帧的第二时间段以及第二帧的第二时间段中，第一输出端OUTA输出的信号的状态在有效和无效之间切换，第二输出端OUTB的输出的信号的状态也在有效和无效之间。
应当理解的是，第一帧和第二帧可以是交替出现的帧，也可以具有连续的多个第一帧，然后进入第二帧。
图10是图5所示的移位寄存器单元的一部分的另一个更详细的框图。如图10所示，多个下拉模块包括第一下拉模块5a和第二下拉模块5b。多个下拉控制模块包括第一下拉控制模块6a和第二下拉控制模块6b。输入模块2与输出模块连接的连接点是上拉点PU。第一下拉控制模块6a与第一下拉模块5a连接的连接点是第一下拉点PD_A。第二下拉控制模块6b与第二下拉模块5b连接的连接点是第二下拉点PD_B。第一输出模块4a与上拉点PU以及第一时钟端CLKA连接，第一输出模块4a包括第一输出端OUTA。第一下拉模块5a与第一下拉点PD_A、第二下拉点PD_B、第一电压端V1、第五电压端V5(大小可以以Vref表示)、上拉点PU以及第一输出端OUTA连接。第一下拉控制模块6a与上拉点PU、第三电压端V3、第五电压端V5、以及第一下拉点PD_A连接。第二输出模块4b与上拉点PU以及第二时钟端CLKB连接，第二输出模块包括第二输出端OUTB。第二下拉模块5b与第二下拉点PD_B、第一下拉点PD_A、第二电压端V2、第五电压端V5、上拉点PU以及第二输出端OUTB连接。第二下拉控制模块6b与上拉点PU、第四电压端V4、第五电压端V5、以及第二下拉点PD_B连接。
图11是图5所示的移位寄存器单元的另一个示意性的电路图。如图11所示，输入模块2包括第一晶体管T1。复位模块3包括第二晶体管T2。第一输出模块4a包括：第三晶体管T3，第一电容C1。第二输出模块4b包括：第四晶体管T4，第二电容C2。级联模块7包括：第五晶体管T5。级联下拉模块8包括：第六晶体管T6，第七晶体管T7。级联下拉控制模块9复用第一下拉控制模块6a和第二下拉控制模块6b。第一下拉模块5a包括：第八晶体管T8，第九晶体管T9，第十晶体管T10。第二下拉模块5b包括：第十一晶体管T11，第十二晶体管T12，第十三晶体管T13。第一下拉控制模块6a包括：第十四晶体管T14，第十五晶体管T15，第十六晶体管T16，第十七晶体管T17。第二下拉控制模块6b包括：第十八晶体管T18，第十九晶体管T19，第二十晶体管T20，第二十一晶体管T21。
在输入模块2中，第一晶体管T1的控制极和第一极与输入信号端IP连接，第二极与第二晶体管T2的第二极连接。第一晶体管T1的第二极和第二晶体管T2的第二极的连接点是上拉点PU。
在复位模块3中，第二晶体管T2的控制极与复位信号端连接，第一极与第五电压端V5连接，第二极与第一晶体管T1的第二极连接。
在第一输出模块4a中，第三晶体管T3的控制极与上拉点PU连接，第一极与第一时钟端CLKA连接，第二极与第九晶体管T9的第二极连接。第一电容C1连接在第三晶体管T3的控制极和第二极之间。第三晶体管T3的第二极与第一电容C1连接的连接点是第一输出端OUTA。
在第二输出模块4b中，第四晶体管T4的控制极与上拉点PU连接，第一极与第二时钟端CLKB连接，第二极与第二十晶体管T20的第二极连接。第二电容C2连接在第四晶体管T4的控制极和第二极之间。第四晶体管T4的第二极与第二电容C2连接的连接点是第二输出端OUTB。在级联模块7中，第五晶体管T5的控制极与上拉点PU连接，第一极与第三时钟端CLKC连接，第二极与第六晶体管T6的第二极连接。
在级联下拉模块8中，第六晶体管T6的控制极与第一下拉点PD_A连接，第一极与第五电压端V5连接，第二极与第五晶体管T5的第二极连接。第六晶体管T6的第二极与第五晶体管T5的第二极连接的连接点是第三输出端OUTC。第七晶体管T7的控制极与第二下拉点PD_B连接，第一极与第五电压端V5连接，第二极与第三输出端OUTC连接。
在第一下拉模块5a中，第八晶体管T8的控制极与第十五晶体管T15的第二极连接，第一极与第五电压端V5连接，第二极与上拉点PU连接。第八晶体管T8的控制极与第十五晶体管T15的连接点是第一下拉点PD_A。第九晶体管T9的控制极与第一下拉点PD_A连接，第一极与第一电压端V1连接，第二极与第一输出端OUTA连接。第十晶体管T10的控制极与第二下拉点PD_B连接，第一极与第一电压端V1连接，第二极与第一输出端OUTA连接。
在第二下拉模块5b中，第十一晶体管T11的控制极与第十九晶体管T19的第二极连接，第一极与第五电压端V5连接，第二极与上拉点PU连接。第十一晶体管T11的控制极与第十九晶体管T19的连接点是第二下拉点PD_B。第十二晶体管T12的控制极与第一下拉点PD_A连接，第一极与第二电压端V2连接，第二极与第二输出端OUTB连接。第十三晶体管T13的控制极与第二下拉点PD_B连接，第一极与第二电压端V2连接，第二极与第二输出端OUTB连接。
在第一下拉控制模块6a中，第十四晶体管T14的控制极和第一极与第三电压端V3连接，第二极与第十五晶体管T15的控制极连接。第十四晶体管T14的第二极与第十五晶体管T15的控制极连接的连接点是第一下拉控制点PD_CNA。第十五晶体管T15的控制极与第十四晶体管T14的第二极连接，第一极与第三电压端V3连接，第二极与第一下拉点PD_A连接。第十六晶体管T16的控制极与上拉点PU连接，第一极与第五电压端V5连接，第二极与第一下拉控制点PD_CNA连接。第十七晶体管T17的控制极与上拉点PU连接，第一极与第五电压端V5连接，第二极与第一下拉点PD_A连接。
在第二下拉控制模块6b中，第十八晶体管T18的控制极和第一极与第四电压端V4连接，第二极与第十九晶体管T19的控制极连接。第十八晶体管T18的第二极与第十九晶体管T19的控制极连接的连接点是第二下拉控制点PD_CNB。第十九晶体管T19的控制极与第十八晶体管T18的第二极连接，第一极与第四电压端V4连接，第二极与第二下拉点PD_B连接。第二十晶体管T20的控制极与上拉点PU连接，第一极与第五电压端V5连接，第二极与第二下拉控制点PD_CNB连接。第二十一晶体管T21的控制极与上拉点PU连接，第一极与第五电压端V5连接，第二极与第二下拉点PD_B连接。
图12是图11所示的电路的信号时序图。在图12中，以图11中的晶体管均为N型晶体管为例，此时，有效信号为高电平，无效信号为低电平。如图12所示，以第一帧为例，首先对于第一输出端OUTA的波形进行说明。
在阶段P1中，输入信号端IP的信号有效，第一时钟端CLKA的信号无效，第一电压端V1的信号无效，第三电压端V3的信号无效，第五电压端V5的信号无效，复位信号端RST的信号无效。
输入信号端IP的有效信号使得第一晶体管T1导通，并且上拉点PU被施加有效电平。上拉点PU的有效电平使得第三晶体管T3导通，第一输出端OUTA与第一时钟端CLKA连接。因为第一时钟端CLKA的信号无效，所以，第一输出端OUTA也输出无效的信号。
此外，上拉点PU的有效电平使得第十六晶体管T16和第十七晶体管T17导通，使得第一下拉控制点PD_CNA和第一下拉点PD_A与第五电压端V5连接。第一下拉控制点PD_CNA和第一下拉点PD_A被施加无效电平，使得第十五晶体管T15截止。第三电压端V3的无效信号使得第十四晶体管T14截止。
因此，上拉点PU的信号有效，第一下拉控制点PD_CNA的信号无效，第一下拉点PD_A的信号无效，第一输出端OUTA的信号无效。
在阶段P2中，输入信号端IP的信号无效，第一时钟端CLKA的信号有效，第一电压端V1的信号无效，第三电压端V3的信号有效，第五电压端V5的信号无效，复位信号端RST的信号无效。
上拉点PU的信号维持有效，第三晶体管T3维持导通。第一时钟端CLKA的有效信号使得第一输出端OUTA输出有效的信号。由于第一电容C1的自举作用，上拉点PU的电平被进一步提高，能够使得第一输出端OUTA稳定地输出有效电平。
此外，上拉点PU的有效电平使得第十六晶体管T16和第十七晶体管T17导通，使得第一下拉控制点PD_CNA和第一下拉点PD_A与第五电压端V5连接。第一下拉控制点PD_CNA和第一下拉点PD_A被施加无效电平，使得十第五晶体管T15截止。此时，第一下拉控制点PD_CNA通过第十四晶体管T14连接到高电平，通过第十六晶体管T16连接到低电平。在本发明的实施例中，第十四晶体管T14和第十六晶体管T16的特征参数(例如，宽长比)被设置为使得第一下拉控制点PD_CNA保持低电平。因此，虽然第三电压端V3的有效信号使得第十四晶体管T14导通，但是仍然不能改变第一下拉控制点PD_CNA和第一下拉点PD_A的电平。
因此，上拉点PU的信号有效，第一下拉控制点PD_CNA的信号无效，第一下拉点PD_A的信号无效，第一输出端OUTA的信号有效。
在阶段P3中，输入信号端IP的信号无效，第一时钟端CLKA的信号无效，第一电压端V1的信号无效，第三电压端V3的信号无效，第五电压端V5的信号无效。复位信号端RST的信号从无效切换到有效。
第一时钟端CLKA的信号无效使得第一输出端OUTA的信号无效。在复位信号端RST的信号有效时，第二晶体管T2导通，上拉点PU与第五电压端V5导通，上拉点PU的电平切换到无效。上拉点PU的电平切换到无效后，第一下拉控制点PD_CNA和第一下拉点PD_A与第五电压端V5断开，但是由于第三电压端V3无效，因此第一下拉控制点PD_CNA和第一下拉点PD_A的电平仍然维持无效。
因此，在P3阶段，上拉点PU的信号由有效切换为无效，第一下拉控制点PD_CNA的信号无效，第一下拉点PD_A的信号无效，第一输出端OUTA的信号无效。
在阶段P4中，输入信号端IP的信号无效，第一时钟端CLKA的信号在有效和无效之间切换，第一电压端V1的信号无效，第三电压端V3的信号在有效和无效之间切换，第五电压端V5的信号无效，复位信号端RST的信号由有效切换为无效。
由于输入信号端IP的信号维持无效，因此上拉点PU的电平维持无效。第三晶体管T3始终截止，第一输出端OUTA输出无效信号。此外，第三电压端V3的信号有效时，使得第一下拉控制点PD_CNA和第一下拉点PD_A的信号有效。同理，该阶段中，第四电压端V4的信号有效时，使得第二下拉控制点PD_CNB和第二下拉点PD_B的信号有效。因此，第一下拉点PD_A和第二下拉点PD_B的信号交替有效，使得第八晶体管T8、第九晶体管T9导通，或者第十晶体管T10、第十一晶体管T11导通，维持了第一输出端OUTA和第一电压端V1的连接，进而维持了第一输出端OUTA输出的无效信号。
因此，在P4阶段上拉点PU的信号无效，第一输出端OUTA的信号无效。
然后，对于第二输出端OUTB的波形进行说明。在阶段P1～阶段P4中，第二时钟端CLKB的信号始终有效。因此，只要在上拉点PU有效使得第四晶体管T4导通时，第二输出端OUTB即输出有效信号。而在上拉点PU的电平无效时，第一下拉点PD_A和第二下拉点PD_B的信号交替有效，使得第十二晶体管T12和第十三晶体管T13交替导通，维持了第二输出端OUTB和第二电压端V2的连接，而第二电压端V2的信号始终有效，进而维持了第二输出端OUTB输出的有效信号。
最后，对于第三输出端OUTC的波形进行说明。在阶段P2，因为上拉点PU的电平有效，使得第五晶体管T5导通，连接第三输出端OUTC和第三时钟端CLKC。第三时钟端CLKC的信号有效，使得第三输出端OUTC输出有效的信号。在其它阶段，不能同时实现上拉点PU的电平有效以及第三时钟端CLKC的信号有效，第三输出端OUTC输出无效的信号。
在上述描述中，阶段P2可以是第一时间段，阶段P1、P3、P4可以是第二时间段。
在图12中，第二帧中的第一时钟端CLKA的信号与第一帧中的第二时钟端CLKB的信号相同，第二帧中的第二时钟端CLKB的信号与第一帧中的第一时钟端CLKA的信号相同。第二帧中的第一电压端V1的信号与第一帧中的第二电压端V2的信号相同，第二帧中的第二电压端V2的信号与第一帧中的第一电压端V1的信号相同。第二帧中的第三电压端V3的信号与第一帧中的第四电压端V4的信号相同，第二帧中的第四电压端V4的信号与第一帧中的第三电压端V3的信号相同。这使得第二帧中的第一输出端OUTA输出的信号与第一帧中的第二输出端OUTB输出的信号相同，第二帧中的第二输出端OUTB输出的信号与第一帧中的第一输出端OUTA输出的信号相同。在第一帧的第二时间段以及第二帧的第二时间段中，第一输出端OUTA输出的信号的状态在有效和无效之间切换，第二输出端OUTB的输出的信号的状态也在有效和无效之间。
应当理解的是，第一帧和第二帧可以是交替出现的帧，也可以具有连续的多个第一帧，然后进入第二帧。
图13是本发明的实施例提供的栅极驱动电路的示意性的框图。如图13所示，当前级别的移位寄存器单元1的级联模块7的第三输出端OUTC可以耦接到之前的级别中的移位寄存器单元1的复位模块3的复位输入信号端RST，以及耦接到之后的级别中的移位寄存器单元1的输入模块2的输入信号端IP。“耦接”的方式包含直接连接、通过信号调整电路连接。信号调整电路可以实现信号的延时、波形的调整等功能，以进行正确的时序控制。相互耦接的移位寄存器单元1之间间隔的级别的数量也可以按照具体时序而确定。
应当理解，图13为了突出示出了与级联相关的模块，而未示出下拉模块5、下拉控制模块6、级联下拉模块8、级联下拉控制模块9等。
图14是本发明的实施例提供的栅极驱动电路的电连接关系的示意图。如图14所示，栅极驱动电路包括多个级联的移位寄存器单元GOA1、GOA2、GOA3、GOA4、GOA5……。该栅极驱动电路的移位寄存器单元以图8中所示的移位寄存器单元的结构为例进行说明。
上一个级别的移位寄存器单元的级联模块的输出端(即第三输出端OUTC)与下一个级别的移位寄存器单元的输入端IP连接。下一个级别的移位寄存器单元的级联模块的输出端(即第三输出端OUTC)与上一个级别的移位寄存器单元的复位信号端RST连接。第一电压端V1、第三电压端V3、第四电压端V4、第五电压端V5、总复位信号端TGOA_RST与所有的移位寄存器单元连接。
时钟端分为两组，第一组时钟信号包括第一时钟端CLKA1、第二时钟端CLKB1、第三时钟端CLK C1，与第一移位寄存器单元GOA1、第三移位寄存器单元GOA3、第五移位寄存器单元GOA5……连接。第二组时钟信号包括第一时钟端CLKA2、第二时钟端CLKB2、第三时钟端CLK C2，与第二移位寄存器单元GOA2、第四移位寄存器单元GOA4……连接。
图15是图14所示的电路的信号时序图。图15与图9的不同之处在于：增加了第二组时钟信号，以及复位信号端RST的信号与第三时钟端CLKC2的信号同步。
由于下一个级别的移位寄存器单元的级联模块的输出端(即第三输出端OUTC)与上一个级别的移位寄存器单元的复位信号端RST直接连接，因此，与图9不同的是，复位信号端RST的信号在阶段P3将与第三时钟端CLKC2的信号同步。
此外，应当理解，图9中的复位信号端RST的信号可以采用多种方式实现。
例如，可以在图14所示的电路的基础上增加第三组时钟信号端以及多个与第三组时钟信号端连接的移位寄存器单元，以用于产生图9中的复位信号端RST的信号。
增加的第三组时钟信号端包括第一时钟端CLKA3、第二时钟端CLKB3、第三时钟端CLK C3。第三组时钟信号端的第三时钟端CLK3的时钟信号与第二组时钟信号端的第三时钟端CLK2具有相位差，因此，新增加的移位寄存器单元的级联模块的输出端可以输出如图9所示的复位信号端RST的信号，该信号在阶段P3与第二组时钟信号端的第三时钟端CLK2不同步。此外，也可以是将下一个级别的移位寄存器单元的级联模块的输出端(即第三输出端OUTC)与上一个级别的移位寄存器单元的复位信号端RST通过各种延时电路连接，以实现延时的效果。
本发明的实施例还提供了一种移位寄存器单元的驱动方法，用于驱动上述的移位寄存器单元，其中，输入模块与输出模块连接的连接点是上拉点，该驱动方法包含：
在第一时间段内，上拉点的电压有效，多个输出模块的时钟信号有效，使得多个输出模块的输出有效；
在第二时间段内，至少一个输出模块的输出端被下拉模块下拉至无效电压，使得至少一个输出模块的输出无效，并且所述第二时间段包括第一子时间段和第二子时间段，所述多个输出模块的输出中的至少一个在第一子时间段的状态与在第二子时间段的状态相反。
优选的，在上述移位寄存器单元的驱动方法中，每一帧画面的时间段都包括第一时间段和第二时间段；所述多个输出模块包括第一输出模块和第二输出模块；该驱动方法还包括：
在第一帧画面的第二时间段内，所述第一输出模块的输出被下拉模块下拉至无效电压,所述第二输出模块输出的信号有效；
在第二帧画面的第二时间段内，所述第二输出模块的输出被下拉模块下拉至无效电压，所述第一输出模块输出的信号有效。
如图9和图12所示，相邻两帧帧画面之间，还存在消隐时间，所述消隐时间可以避免上一图像帧充入像素单元中的电压对当前图像帧充入像素单元的电压造成影响。栅线在上述相邻两图像帧之间具有一定的反应时间，以使得栅极驱动模块从最后一行回到第一行，该反应时间就是消隐时间。
本发明的实施例还提供了显示基板，包括上述的栅极驱动电路和像素单元，例如图13或者14中的栅极驱动电路和图3中的像素单元。
本发明的实施例还提供了显示装置，包括上述的显示基板。显示装置可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
需要说明的是，在上述描述中，高电平、低电平仅仅用于区分电压是否能够使得晶体管导通，并没有限制电压的值。例如，低电平可以是指接地的电平，也可以是负电平。此外，所选择的N型TFT晶体管为示意性的说明，并不是对于晶体管类型的具体限制。根据本发明的原理，本领域技术人员能够在不付出创造性劳动的情况下，对于晶体管的类型做出适当的选择和调整，这些选择和调整也视为本发明的保护范围。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (15)

1.一种移位寄存器单元，包括：输入模块，复位模块，多个输出模块，多个下拉模块以及多个下拉控制模块；其中，
所述输入模块与所述输出模块连接，并且被配置为接收输入信号并将接收的输入信号输出至所述多个输出模块；
所述复位模块被配置为根据复位信号对所述输出模块进行复位；
所述输出模块被配置为根据所述输入信号和时钟信号，输出输出信号；
所述下拉模块与所述输出模块的输出端连接，并且被配置为对于所述输出模块的输出端进行下拉；
所述下拉控制模块与所述下拉模块连接，并且被配置为控制所述下拉模块；
其中，所述移位寄存器单元被配置为：在第一时间段内，所述多个输出模块的输出信号全部有效；
在第二时间段内，所述多个输出模块的输出信号中的至少一个无效；并且所述第二时间段包括第一子时间段和第二子时间段，所述多个输出模块的输出信号中的至少一个在第一子时间段的状态与在第二子时间段的状态相反。
2.根据权利要求1所述的移位寄存器单元，其中，
每一帧画面的时间段都包括第一时间段和第二时间段；
帧画面包括第一帧画面和第二帧画面；
所述多个输出模块包括第一输出模块和第二输出模块；
在第一帧画面的第二时间段内，所述第一输出模块输出的信号无效，所述第二输出模块输出的信号有效；
在第二帧画面的第二时间段内，所述第二输出模块输出的信号无效，所述第一输出模块输出的信号有效。
3.根据权利要求2所述的移位寄存器单元，其中，
所述多个下拉模块包括第一下拉模块和第二下拉模块；所述多个下拉控制模块包括第一下拉控制模块和第二下拉控制模块；
所述输入模块与所述输出模块连接的连接点是上拉点；第一下拉控制模块与第一下拉模块连接的连接点是第一下拉点；第二下拉控制模块与第二下拉模块连接的连接点是第二下拉点；
所述第一输出模块与所述上拉点以及第一时钟端连接，所述第一输出模块包括第一输出端；
所述第一下拉模块与所述第一下拉点、第一电压端、第五电压端、所述上拉点以及所述第一输出端连接；
所述第一下拉控制模块与所述输入信号端、所述上拉点、第三电压端、第一输出端、第五电压端、以及所述第一下拉点连接；
所述第二输出模块与所述上拉点以及第二时钟端连接，所述第二输出模块包括第二输出端；
所述第二下拉模块与所述第二下拉点、第一电压端、第五电压端、所述上拉点以及所述第二输出端连接；
所述第二下拉控制模块与所述输入信号端、所述上拉点、第四电压端、第二输出端、第五电压端、以及所述第二下拉点连接。
4.根据权利要求2所述的移位寄存器单元，其中，
所述多个下拉模块包括第一下拉模块和第二下拉模块；所述多个下拉控制模块包括第一下拉控制模块和第二下拉控制模块；
所述输入模块与所述输出模块连接的连接点是上拉点；第一下拉控制模块与第一下拉模块连接的连接点是第一下拉点；第二下拉控制模块与第二下拉模块连接的连接点是第二下拉点；
所述第一输出模块与所述上拉点以及第一时钟端连接，所述第一输出模块包括第一输出端；
所述第一下拉模块与所述第一下拉点、所述第二下拉点、第一电压端、第五电压端、所述上拉点以及所述第一输出端连接；
所述第一下拉控制模块与所述上拉点、第三电压端、第五电压端、以及所述第一下拉点连接；
所述第二输出模块与所述上拉点以及第二时钟端连接，所述第二输出模块包括第二输出端；
所述第二下拉模块与所述第二下拉点、所述第一下拉点、第二电压端、第五电压端、所述上拉点以及所述第二输出端连接；
所述第二下拉控制模块与所述上拉点、第四电压端、第五电压端、以及所述第二下拉点连接。
5.根据权利要求3或者4所述的移位寄存器单元，其中，
输入模块包括第一晶体管；第一晶体管的控制极和第一极与输入信号端连接，第二极与上拉点连接；
复位模块包括第二晶体管；第二晶体管的控制极与复位信号端连接，第一极与第五电压端连接，第二极与上拉点连接。
6.根据权利要求3或者4所述的移位寄存器单元，其中，
第一输出模块包括第三晶体管，第一电容；第三晶体管的控制极与上拉点连接，第一极与第一时钟端连接，第二极与所述多个下拉模块中的一个连接；第一电容连接在第三晶体管的控制极与第二极之间；第三晶体管的第二极与第一电容的连接点是第一输出端；
第二输出模块包括第四晶体管，第二电容；第四晶体管的控制极与上拉点连接，第一极与第二时钟端连接，第二极与所述多个下拉模块中的一个连接；第二电容连接在第四晶体管的控制极与第二极之间；第四晶体管的第二极与第二电容连接的连接点是第二输出端。
7.根据权利要求3或者4所述的移位寄存器单元，其中，还包括：级联模块，级联下拉模块以及级联下拉控制模块；
所述级联模块被配置为输出级联信号，所述级联信号被用于其它移位寄存器单元的输入信号和复位信号中的至少一个；所述级联下拉模块与所述级联模块的输出端连接，并且被配置为对于所述级联模块的输出端进行下拉；所述级联下拉控制模块与所述级联下拉模块连接，并且被配置为控制所述级联下拉模块；
级联模块包括：第五晶体管；第五晶体管的控制极与上拉点连接，第一极与第三时钟端连接，第二极是第三输出端，并且与级联下拉模块连接；
级联下拉模块包括：第六晶体管，第七晶体管；第六晶体管的控制极与级联下拉控制模块连接，第一极与第五电压端连接，第二极与第三输出端连接；第七晶体管控制极与级联下拉控制模块连接，第一极与第五电压端连接，第二极与第三输出端连接；
所述级联下拉控制模块复用所述多个下拉控制模块；第六晶体管的控制极与第一下拉控制模块连接；第七晶体管的控制极与第二下拉控制模块连接。
8.根据权利要求3所述的移位寄存器单元，其中，
第一下拉模块包括：第八晶体管，第九晶体管；第八晶体管的控制极与第一下拉点连接，第一极与第五电压端连接，第二极与上拉点连接；第九晶体管的控制极与第一下拉点连接，第一极与第一电压端连接，第二极与第一输出端连接；
第二下拉模块包括：第十晶体管，第十一晶体管；第十晶体管的控制极与第二下拉点连接，第一极与第五电压端连接，第二极与上拉点连接；第十一晶体管的控制极与第二下拉点连接，第一极与第一电压端连接，第二极与第二输出端连接。
9.根据权利要求8所述的移位寄存器单元，其中，
第一下拉控制模块包括：第十二晶体管，第十三晶体管，第十四晶体管，第十五晶体管；第十二晶体管的控制极和第一极与第三电压端连接，第二极与第一下拉点连接；第十三晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第一下拉点连接；第十四晶体管的控制极与输入信号端连接，第一极与第五电压端连接，第二极与第一下拉点连接；第十五晶体管的控制极与第一输出端连接，第一极与第五电压端连接，第二极与第一下拉点连接；
第二下拉控制模块包括：第十六晶体管，第十七晶体管，第十八晶体管，第十九晶体管；第十六晶体管的控制极和第一极与第四电压端连接，第二极与第二下拉点连接；第十七晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第二下拉点连接；第十八晶体管的控制极与输入信号端连接，第一极与第五电压端接，第二极与第二下拉点连接；第十九晶体管的控制极与第二输出端连接，第一极与第五电压端连接，第二极与第二下拉点连接。
10.根据权利要求4所述的移位寄存器单元，其中，
第一下拉模块包括：第八晶体管，第九晶体管，第十晶体管；第八晶体管的控制极与第一下拉点连接，第一极与第五电压端连接，第二极与上拉点连接；第九晶体管的控制极与第一下拉点连接，第一极与第一电压端连接，第二极与第一输出端连接；第十晶体管的控制极与第二下拉点连接，第一极与第一电压端连接，第二极与第一输出端连接；
第二下拉模块包括：第十一晶体管，第十二晶体管，第十三晶体管；第十一晶体管的控制极与第二下拉点连接，第一极与第五电压端连接，第二极与上拉点连接；第十二晶体管的控制极与第一下拉点连接，第一极与第二电压端连接，第二极与第二输出端连接；第十三晶体管的控制极与第二下拉点连接，第一极与第二电压端连接，第二极与第二输出端连接。
11.根据权利要求10所述的移位寄存器单元，其中，
第一下拉控制模块包括：第十四晶体管，第十五晶体管，第十六晶体管，第十七晶体管；
第十四晶体管的控制极和第一极与第三电压端连接，第二极与第十五晶体管的控制极连接；第十四晶体管的第二极与第十五晶体管的控制极连接的连接点是第一下拉控制点；第十五晶体管的控制极与第十四晶体管的第二极连接，第一极与第三电压端连接，第二极与第一下拉点连接；第十六晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第一下拉控制点连接；第十七晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第一下拉点连接；
第二下拉控制模块包括：第十八晶体管，第十九晶体管，第二十晶体管，第二十一晶体管；
第十八晶体管的控制极和第一极与第四电压端连接，第二极与第十九晶体管的控制极连接；第十八晶体管的第二极与第十九晶体管的控制极连接的连接点是第二下拉控制点；第十九晶体管的控制极与第十八晶体管的第二极连接，第一极与第四电压端连接，第二极与第二下拉点连接；第二十晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第二下拉控制点连接；第二十一晶体管的控制极与上拉点连接，第一极与第五电压端连接，第二极与第二下拉点连接。
12.一种移位寄存器单元的驱动方法，用于驱动权利要求1至11中任一项所述的移位寄存器单元，所述输入模块与输出模块连接的连接点是上拉点，所述驱动方法包含：
在第一时间段内，上拉点的电压有效，多个输出模块的时钟信号有效，使得多个输出模块的输出有效；
在第二时间段内，至少一个输出模块的输出端被下拉模块下拉至无效电压，使得至少一个输出模块的输出无效，并且所述第二时间段包括第一子时间段和第二子时间段，所述多个输出模块的输出中的至少一个在第一子时间段的状态与在第二子时间段的状态相反。
13.根据权利要求12所述的移位寄存器单元的驱动方法，其中，每一帧画面的时间段都包括第一时间段和第二时间段；所述多个输出模块包括第一输出模块和第二输出模块；所述驱动方法还包括：
在第一帧画面的第二时间段内，所述第一输出模块的输出被下拉模块下拉至无效电压,所述第二输出模块输出的信号有效；
在第二帧画面的第二时间段内，所述第二输出模块的输出被下拉模块下拉至无效电压，所述第一输出模块输出的信号有效。
14.一种栅极驱动电路，包括：多个级联的权利要求1至11中任一项所述的移位寄存器单元。
15.一种显示装置，包括权利要求14所述的栅极驱动电路。
CN201710000691.9A 2017-01-03 2017-01-03 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 Active CN106531051B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710000691.9A CN106531051B (zh) 2017-01-03 2017-01-03 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US15/680,416 US10269290B2 (en) 2017-01-03 2017-08-18 Shift register units and driving methods thereof, gate driving circuits and display devices with transistors having extended lifetime

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710000691.9A CN106531051B (zh) 2017-01-03 2017-01-03 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

Publications (2)

Publication Number Publication Date
CN106531051A CN106531051A (zh) 2017-03-22
CN106531051B true CN106531051B (zh) 2019-05-03

Family

ID=58336767

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710000691.9A Active CN106531051B (zh) 2017-01-03 2017-01-03 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

Country Status (2)

Country Link
US (1) US10269290B2 (zh)
CN (1) CN106531051B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199006B2 (en) * 2014-04-24 2019-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN106920503B (zh) * 2017-05-12 2021-01-15 京东方科技集团股份有限公司 阵列基板栅极驱动电路、显示面板和显示装置
CN109994064A (zh) * 2018-01-02 2019-07-09 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法以及显示装置
CN107945765B (zh) * 2018-01-10 2021-03-26 京东方科技集团股份有限公司 移位寄存器电路及其控制方法、栅极驱动电路、显示装置
CN108806611B (zh) * 2018-06-28 2021-03-19 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
US11942041B2 (en) 2018-07-18 2024-03-26 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Shift register unit, gate driving circuit, display device, and driving method
US11403990B2 (en) * 2018-07-18 2022-08-02 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Shift register unit, gate driving circuit, display device, and driving method
CN108682398B (zh) * 2018-08-08 2020-05-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
US11640795B2 (en) 2018-08-29 2023-05-02 Boe Technology Group Co., Ltd. Shift register unit, gate drive circuit and drive method
CN108877636B (zh) * 2018-08-29 2021-05-14 合肥鑫晟光电科技有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN109935201B (zh) * 2018-08-29 2020-10-09 合肥鑫晟光电科技有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN111179797B (zh) * 2018-11-13 2021-11-02 合肥京东方卓印科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及相关装置
CN110364110B (zh) * 2019-08-15 2021-03-23 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN112447141B (zh) * 2019-08-30 2022-04-08 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示面板
CN110517637B (zh) * 2019-08-30 2021-05-25 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示面板
CN110517621B (zh) * 2019-09-03 2023-02-03 京东方科技集团股份有限公司 Goa多路复用单元及其像素电路、驱动电路、显示设备、显示面板
CN113160733B (zh) * 2020-01-22 2023-05-30 群创光电股份有限公司 电子装置
CN111276177B (zh) * 2020-02-21 2022-05-03 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
WO2021203238A1 (zh) * 2020-04-07 2021-10-14 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
KR20220016350A (ko) * 2020-07-30 2022-02-09 삼성디스플레이 주식회사 스캔 드라이버 및 표시 장치
CN114078900A (zh) * 2020-08-19 2022-02-22 联华电子股份有限公司 数据存储单元、存储器及其存储器制作方法
US11610875B2 (en) 2020-09-18 2023-03-21 Lextar Electronics Corporation Light emitting array structure and display
CN115050308A (zh) * 2021-03-08 2022-09-13 隆达电子股份有限公司 显示器
CN113035258A (zh) * 2021-03-09 2021-06-25 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及显示面板
CN113741726B (zh) * 2021-07-30 2022-06-03 惠科股份有限公司 驱动电路、四级驱动电路及显示面板
CN114170943B (zh) * 2021-12-09 2023-11-21 上海中航光电子有限公司 移位寄存电路、显示面板和显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752004A (zh) * 2008-12-19 2010-06-23 乐金显示有限公司 移位寄存器
CN101861625A (zh) * 2007-12-27 2010-10-13 夏普株式会社 移位寄存器
CN102945651A (zh) * 2012-10-31 2013-02-27 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路和显示装置
JP2013069400A (ja) * 2011-09-23 2013-04-18 Hydis Technologies Co Ltd シフトレジスタ及びこれを用いたゲート駆動回路
CN103680636A (zh) * 2013-12-31 2014-03-26 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN105489190A (zh) * 2016-02-15 2016-04-13 京东方科技集团股份有限公司 移位寄存单元及其驱动方法、栅极驱动电路、阵列基板
CN105702196A (zh) * 2016-04-29 2016-06-22 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3822060B2 (ja) * 2000-03-30 2006-09-13 シャープ株式会社 表示装置用駆動回路、表示装置の駆動方法、および画像表示装置
JP5419762B2 (ja) * 2010-03-18 2014-02-19 三菱電機株式会社 シフトレジスタ回路
TWI438763B (zh) * 2011-10-21 2014-05-21 Au Optronics Corp 顯示面板及其閘極驅動電路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101861625A (zh) * 2007-12-27 2010-10-13 夏普株式会社 移位寄存器
CN101752004A (zh) * 2008-12-19 2010-06-23 乐金显示有限公司 移位寄存器
JP2013069400A (ja) * 2011-09-23 2013-04-18 Hydis Technologies Co Ltd シフトレジスタ及びこれを用いたゲート駆動回路
CN102945651A (zh) * 2012-10-31 2013-02-27 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路和显示装置
CN103680636A (zh) * 2013-12-31 2014-03-26 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN105489190A (zh) * 2016-02-15 2016-04-13 京东方科技集团股份有限公司 移位寄存单元及其驱动方法、栅极驱动电路、阵列基板
CN105702196A (zh) * 2016-04-29 2016-06-22 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、显示装置

Also Published As

Publication number Publication date
US20180190180A1 (en) 2018-07-05
CN106531051A (zh) 2017-03-22
US10269290B2 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
CN106531051B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US10573245B2 (en) Shift register unit using a bootstrap effect and driving method thereof, shift register and display device
US10665146B2 (en) Shift register circuit, driving method, gate driving circuit and display device
CN107507556B (zh) 移位寄存器单元及驱动方法、栅极驱动电路以及显示装置
US9965986B2 (en) Shift register unit and driving method thereof, shift register and display device
CN104952409B (zh) 栅极驱动单元及其驱动方法、栅极驱动电路和显示装置
EP3041000B1 (en) Shift register unit, shift register, and display device
CN108182905B (zh) 开关电路、控制单元、显示装置、栅极驱动电路及方法
CN107633834B (zh) 移位寄存单元、其驱动方法、栅极驱动电路及显示装置
US10096373B2 (en) Shift register and driving method therefor, gate driver on array circuit and display device
US10706947B2 (en) Shift register unit and driving method thereof, gate driving circuit, and display device
CN108288450B (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN105118414A (zh) 移位寄存器及其驱动方法、栅极驱动电路、显示装置
US10950153B2 (en) Scan driving circuit and driving method thereof, array substrate and display device
CN107068033B (zh) 移位寄存器单元、栅极驱动电路、测试方法及显示装置
US10102806B2 (en) Shift register, gate driving circuit, array substrate
CN109427409B (zh) 移位寄存器、栅极驱动电路、显示面板及驱动方法
CN110880304B (zh) 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN110782940B (zh) 移位寄存单元、栅极驱动电路、阵列基板及显示装置
CN110322847B (zh) 栅极驱动电路、显示装置及驱动方法
CN108053801B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN106448539B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
US20220036800A1 (en) Gate driver circuit of display panel, driving method therefor and display device
CN105469736A (zh) 一种goa单元及其驱动方法、goa电路、显示装置
CN107564450B (zh) 栅极驱动电路和显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant