CN105144301A - 移位寄存器 - Google Patents

Abstract

本发明将单位电路(1)多级连接而构成移位寄存器。输出晶体管(Tr1)根据栅极电位，切换是否输出时钟信号(CKA)。初始化晶体管(Tra)的漏极端子与Tr1的栅极端子连接，初始化晶体管(Tra)的源极端子与输出端子(OUT)或时钟端子(CKA)连接。Tra的源极端子与在初始时具有低电平电位、并且在输出具有高电平电位的时钟信号时具有与时钟信号相同的电平的电位的节点连接。由此，在输出高电平电位的时钟信号时，防止在Tra的源极-漏极间被施加高电压，防止初始化晶体管的劣化和破坏。

Description

移位寄存器

技术领域

本发明涉及移位寄存器，特别涉及适合在显示装置的驱动电路等中使用的移位寄存器。

背景技术

有源矩阵型的显示装置，通过以行单位选择呈二维状配置的像素电路，对选择的像素电路写入与显示数据相应的电压而显示图像。为了以行单位选择像素电路，作为扫描线驱动电路，使用基于时钟信号使输出信号依次移位的移位寄存器。另外，在进行点顺序驱动的显示装置中，在数据线驱动电路的内部设置有同样的移位寄存器。

在液晶显示装置等中，有时会使用用于形成像素电路内的TFT(ThinFilmTransistor：薄膜晶体管)的制造工艺，与像素电路一体地形成像素电路的驱动电路。在该情况下，为了削减制造成本，优选利用与TFT相同的导电类型的晶体管形成包含移位寄存器的驱动电路。

关于移位寄存器，一直以来提出了各种电路。图63是表示专利文献1中记载的移位寄存器的结构的框图。图63所示的移位寄存器，通过将图64所示的单位电路91多级连接而构成，按照图65所示的时序图(timingchart)动作。在该移位寄存器中，采用了自举(bootstrap)方式。以下，设晶体管的阈值电压为Vth，设高电平电位为VDD。

对单位电路91，提供前一级的单位电路91的输出信号OUT(或触发脉冲ST)，作为输入信号IN。当输入信号IN变成高电平时，晶体管Q2导通，节点N1的电位上升至(VDD-Vth)。接着，当时钟信号CK从低电平变化为高电平时，节点N1的电位通过晶体管Q1的栅极-沟道间的电容和电容C1被提升而上升至(VDD-Vth+α)(其中，α与时钟信号CK的振幅大致相等)。通常VDD-Vth+α＞VDD+Vth成立，因此，在时钟信号CK通过晶体管Q1时，时钟信号CK的高电平电位不会下降晶体管Q1的阈值电压的量。因此，能够将没有阈值下降的高电平电位VDD作为输出信号OUT输出。另外，在输出信号OUT的高电平期间，晶体管Q1的栅极-源极间的电压成为(VDD-Vth+α)-VDD＝α-Vth。通过对晶体管Q1的栅极端子提供与时钟信号CK的高电平电位相比足够高的电位，能够使输出信号OUT的钝化减小。

现有技术文献

专利文献

专利文献1:国际公开第2009/34750号

发明内容

发明要解决的技术问题

在此，考虑将上述现有的移位寄存器初始化为非有效状态的情况。为了进行初始化，可以对单位电路91增加图66所示的晶体管Q3、Q4。通过对晶体管Q3、Q4的栅极端子提供高电平的初始化信号INIT，能够将移位寄存器初始化为非有效状态。

但是，如上所述，节点N1的电位通过提升而最高成为(VDD-Vth+α)。另一方面，晶体管Q3的源极电位为0，因此，晶体管Q3的源极-漏极间的电压最高成为(VDD-Vth+α)。当对晶体管的源极-漏极间施加这样的高电压时，有时会产生晶体管的劣化或破坏。作为解决该问题的方法，可以考虑使用双栅极晶体管作为晶体管Q3的方法、或使晶体管Q3的L长度变长的方法。但是，这些方法存在移位寄存器的布局面积增大的问题。

因此，本发明的目的是提供利用与以往不同的方法防止初始化晶体管的劣化和破坏的移位寄存器。

用于解决技术问题的手段

本发明的第1方面是一种移位寄存器，其具有将多个单位电路多级连接的结构，该移位寄存器的特征在于：

上述单位电路包括：

输出晶体管，该输出晶体管的第1导通端子与用于输入时钟信号的时钟端子连接，该输出晶体管的第2导通端子与用于输出上述时钟信号的输出端子连接；

输出控制部，该输出控制部对上述输出晶体管的控制端子切换地施加导通电位和截止电位；和

初始化晶体管，该初始化晶体管的第1导通端子与上述输出晶体管的控制端子连接，该初始化晶体管的控制端子被提供初始化信号，

上述初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在从上述输出端子输出具有导通电位的时钟信号时具有与上述时钟信号相同的电平的导通电位的节点连接。

本发明的第2方面是一种移位寄存器，其具有将多个单位电路多级连接的结构，该移位寄存器的特征在于：

上述单位电路包括：

输出晶体管，该输出晶体管的第1导通端子与用于输入时钟信号的时钟端子连接，该输出晶体管的第2导通端子与用于输出上述时钟信号的输出端子连接；

耐压用晶体管，该耐压用晶体管的第1导通端子与第1节点连接，该耐压用晶体管的第2导通端子与上述输出晶体管的控制端子连接，该耐压用晶体管的控制端子被固定地施加导通电位；

输出控制部，该输出控制部对上述第1节点切换地施加导通电位和截止电位；和

初始化晶体管，该初始化晶体管的第1导通端子与上述第1节点或上述输出晶体管的控制端子连接，该初始化晶体管的控制端子被提供初始化信号，

上述初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在从上述输出端子输出具有导通电位的时钟信号时具有与上述时钟信号相同的电平的导通电位的节点连接。

本发明的第3方面的特征在于，在本发明的第1或第2方面中，上述初始化晶体管的第2导通端子与上述输出端子连接。

本发明的第4方面的特征在于，在本发明的第3方面中，上述单位电路还包括输出初始化晶体管，该输出初始化晶体管的第1导通端子与上述输出端子连接，该输出初始化晶体管的第2导通端子被固定地施加截止电位，该输出初始化晶体管的控制端子被提供上述初始化信号。

本发明的第5方面的特征在于，在本发明的第1或第2方面中，上述初始化晶体管的第2导通端子与上述时钟端子连接。

本发明的第6方面的特征在于，在本发明的第1方面中，

上述输出控制部包括：

置位晶体管，该置位晶体管的第1导通端子被提供对于上述单位电路的输入信号，该置位晶体管的第2导通端子与上述输出晶体管的控制端子连接；

置位控制部，该置位控制部对上述置位晶体管的控制端子切换地施加导通电位和截止电位；和

第2初始化晶体管，该第2初始化晶体管的第1导通端子与上述置位晶体管的控制端子连接，该第2初始化晶体管的控制端子被提供上述初始化信号，

上述第2初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在上述输出晶体管的控制端子被施加导通电位的期间的至少一部分具有与上述输出晶体管的控制端子相同的电平的导通电位的节点连接。

本发明的第7方面的特征在于，在本发明的第2方面中，

上述输出控制部包括：

置位晶体管，该置位晶体管的第1导通端子被提供对于上述单位电路的输入信号，该置位晶体管的第2导通端子与上述第1节点连接；

置位控制部，该置位控制部对上述置位晶体管的控制端子切换地施加导通电位和截止电位；和

第2初始化晶体管，该第2初始化晶体管的第1导通端子与上述置位晶体管的控制端子连接，该第2初始化晶体管的控制端子被提供上述初始化信号，

上述第2初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在上述第1节点被施加导通电位的期间的至少一部分具有与上述第1节点相同的电平的导通电位的节点连接。

本发明的第8方面的特征在于，在本发明的第6或第7方面中，上述第2初始化晶体管的第2导通端子与用于输入对于上述单位电路的第2输入信号的第2输入端子连接。

本发明的第9方面是一种显示装置，其特征在于，包括：

相互平行地配置的多个扫描线；

以与上述扫描线正交的方式相互平行地配置的多个数据线；

与上述扫描线和上述数据线的交点对应地配置的多个像素电路；和

作为驱动上述扫描线的扫描线驱动电路的第1或第2发明的移位寄存器。

发明效果

根据本发明的第1或第2方面，通过将初始化晶体管的第2导通端子，与在初始化时具有截止电位、并且在输出具有导通电位的时钟信号时具有与时钟信号相同的电平的导通电位的节点连接，能够在初始化时将输出晶体管控制为截止状态，将移位寄存器的状态和输出信号初始化。另外，即使在输出具有导通电位的时钟信号时，也不会对初始化晶体管的导通端子间施加超过晶体管的驱动电压的高电压。因此，能够在动作时不对初始化晶体管的导通端子间施加高电压而进行移位寄存器的初始化。

根据本发明的第2方面，通过耐压用晶体管的作用，在输出具有导通电位的时钟信号时，第1节点的电位不会从由输出控制部施加的导通电位变化。因此，能够防止对与第1节点连接的晶体管的端子间施加高电压。

根据本发明的第3方面，通过在初始化时将输出端子的电位控制为截止电位，能够将输出晶体管控制为截止状态，将移位寄存器的状态和输出信号初始化。另外，初始化晶体管的第2导通端子总是具有与输出的时钟信号相同的电位，因此，即使在输出具有导通电位的时钟信号时，也不会对初始化晶体管的导通端子间施加高电压。因此，能够在动作时不对初始化晶体管的导通端子间施加高电压而进行初始化。

根据本发明的第4方面，通过设置输出初始化晶体管，能够在初始化时将输出端子的电位控制为截止电位。

根据本发明的第5方面，通过在初始化时将时钟端子的电位控制为截止电位，能够将输出晶体管控制为截止状态，将移位寄存器的状态和输出信号初始化。另外，初始化晶体管的第2导通端子总是具有与输入的时钟信号相同的电位，因此，即使在输出具有导通电位的时钟信号时，也不会对初始化晶体管的导通端子间施加高电压。因此，能够在动作时不对初始化晶体管的导通端子间施加高电压而进行初始化。

根据本发明的第6方面，能够在初始化时将置位晶体管控制为截止状态，使输入信号和输出晶体管的控制端子电分离，将输出晶体管可靠地控制为截止状态。另外，通过在对输出晶体管的控制端子施加导通电位的期间的至少一部分，将第2初始化晶体管的第2导通端子的电位控制为与输出晶体管的控制端子相同的电平的导通电位，能够使第2初始化晶体管的导通端子间被施加高电压的时间缩短。

根据本发明的第7方面，能够在初始化时将置位晶体管控制为截止状态，使输入信号和第1节点电分离，将输出晶体管可靠地控制为截止状态。另外，通过在对第1节点施加导通电位的期间的至少一部分，将第2初始化晶体管的第2导通端子的电位控制为与输出晶体管的控制端子相同的电平的导通电位，能够使第2初始化晶体管的导通端子间被施加高电压的时间缩短。

根据本发明的第8方面，通过使用优选的第2输入信号，能够使第2初始化晶体管的导通端子间被施加高电压的时间缩短。

根据本发明的第9方面，通过将上述第1或第2方面的移位寄存器用作扫描线驱动电路，能够在动作时不对初始化晶体管的导通端子间施加高电压而进行扫描线驱动电路的初始化。

附图说明

图1是表示本发明的实施方式的移位寄存器的单位电路的基本结构的图。

图2是表示本发明的实施方式的移位寄存器的单位电路的另一个基本结构的图。

图3是表示第1实施方式的移位寄存器的结构的框图。

图4是第1实施方式的移位寄存器的单位电路的电路图。

图5是第1实施方式的移位寄存器的另一个单位电路的电路图。

图6是第1实施方式的移位寄存器的时序图。

图7是第1实施方式的移位寄存器的信号波形图。

图8是第2实施方式的移位寄存器的单位电路的电路图。

图9是第2实施方式的移位寄存器的另一个单位电路的电路图。

图10是第3实施方式的移位寄存器的单位电路的电路图。

图11是第3实施方式的移位寄存器的另一个单位电路的电路图。

图12是第4实施方式的移位寄存器的单位电路的电路图。

图13是第4实施方式的移位寄存器的另一个单位电路的电路图。

图14是表示第5实施方式的移位寄存器的结构的框图。

图15是第5实施方式的移位寄存器的单位电路的电路图。

图16是第5实施方式的移位寄存器的另一个单位电路的电路图。

图17是第5实施方式的移位寄存器的时序图。

图18是第5实施方式的移位寄存器的信号波形图。

图19是第6实施方式的移位寄存器的单位电路的电路图。

图20是第6实施方式的移位寄存器的另一个单位电路的电路图。

图21是第6实施方式的移位寄存器的信号波形图。

图22是第7实施方式的移位寄存器的单位电路的电路图。

图23是第7实施方式的移位寄存器的另一个单位电路的电路图。

图24是第7实施方式的移位寄存器的信号波形图。

图25是表示第8实施方式的移位寄存器的结构的框图。

图26是第8实施方式的移位寄存器的单位电路的电路图。

图27是第8实施方式的移位寄存器的另一个单位电路的电路图。

图28是第8实施方式的移位寄存器的反向扫描时的时序图。

图29是第8实施方式的移位寄存器的扫描切换电路的第1例的电路图。

图30是第8实施方式的移位寄存器的扫描切换电路的第2例的电路图。

图31是第8实施方式的移位寄存器的扫描切换电路的第3例的电路图。

图32是第9实施方式的移位寄存器的单位电路的电路图。

图33是第9实施方式的移位寄存器的另一个单位电路的电路图。

图34是第9实施方式的移位寄存器的信号波形图。

图35是第10实施方式的移位寄存器的单位电路的电路图。

图36是第10实施方式的移位寄存器的另一个单位电路的电路图。

图37是第10实施方式的移位寄存器的信号波形图。

图38是第11实施方式的移位寄存器的单位电路的电路图。

图39是第11实施方式的移位寄存器的另一个单位电路的电路图。

图40是表示第12实施方式的移位寄存器的结构的框图。

图41是第12实施方式的移位寄存器的单位电路的电路图。

图42是第12实施方式的移位寄存器的另一个单位电路的电路图。

图43是第12实施方式的移位寄存器的信号波形图。

图44是第13实施方式的移位寄存器的单位电路的电路图。

图45是第13实施方式的移位寄存器的另一个单位电路的电路图。

图46是第13实施方式的移位寄存器的信号波形图。

图47是表示第14实施方式的移位寄存器的结构的框图。

图48是第14实施方式的移位寄存器的时序图。

图49是表示第15实施方式的移位寄存器的结构的框图。

图50是第15实施方式的移位寄存器的单位电路的电路图。

图51是第15实施方式的移位寄存器的另一个单位电路的电路图。

图52是第15实施方式的移位寄存器的信号波形图。

图53是表示第15实施方式的变形例的移位寄存器的结构的框图。

图54是图53所示的移位寄存器的时序图。

图55是第16实施方式的移位寄存器的单位电路的电路图。

图56是第16实施方式的移位寄存器的另一个单位电路的电路图。

图57是表示具备本发明实施方式的移位寄存器的液晶显示装置的第1结构例的框图。

图58是表示具备本发明实施方式的移位寄存器的液晶显示装置的第2结构例的框图。

图59是表示具备本发明实施方式的移位寄存器的液晶显示装置的第3结构例的框图。

图60是图59所示的液晶显示装置的时序图。

图61是表示具备本发明的实施方式的移位寄存器的液晶显示装置的第4结构例的框图。

图62是图61所示的液晶显示装置的时序图。

图63是表示现有的移位寄存器的结构的框图。

图64是现有的移位寄存器的单位电路的电路图。

图65是现有的移位寄存器的时序图。

图66是具有初始化功能的单位电路的电路图。

具体实施方式

以下，参照附图，对本发明的实施方式的移位寄存器进行说明。在以下的说明中，在晶体管的导通端子会成为源极端子也会成为漏极端子的情况下，将一个导通端子固定地称为源极端子，将另一个导通端子固定地称为漏极端子。另外，将经由某个端子输入或输出的信号用与该端子相同的名称称呼(例如，将经由时钟端子CKA输入的信号称为时钟信号CKA)。另外，将在提供给栅极端子时晶体管导通的电位称为导通电位(on-potential)，将在提供给栅极端子时晶体管截止的电位称为截止电位(off-potential)。例如，对于N沟道型晶体管，高电平电位为导通电位，低电平电位为截止电位。另外，设晶体管的阈值电压为Vth、高电平电位为VDD、低电平电位为VSS。

此外，以下所示的各晶体管也可以由串联连接的2个以上的晶体管构成。另外，以下所示的各晶体管可以由TFT构成。特别地，作为TFT，可以采用使用以铟(In)、镓(Ga)、锌(Zn)和氧(O)为主要成分的氧化物半导体即InGaZnOx(也称为“IGZO”)形成沟道层的IGZO-TFT。

图1和图2是表示本发明实施方式的移位寄存器中包含的单位电路的基本结构的图。图1所示的单位电路1a包含晶体管Tr1、Tra和输出控制部2。晶体管Tr1的漏极端子与时钟端子CKA连接，晶体管Tr1的源极端子与输出端子OUT连接，输出控制部2的输出被提供给晶体管Tr1的栅极端子。晶体管Tra的漏极端子与晶体管Tr1的栅极端子连接，晶体管Tra的源极端子与输出端子OUT连接，晶体管Tra的栅极端子与初始化端子INIT连接。晶体管Tr1、Tra分别作为输出晶体管和初始化晶体管起作用。输出控制部2对晶体管Tr1的栅极端子切换地施加高电平电位VDD和低电平电位VSS。图2所示的单位电路1b是在单位电路1a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。

以下，对将具有图1和图2所示的基本结构的单位电路多级连接而构成的移位寄存器进行说明。在以下的各实施方式中，表示出将晶体管Tra的第2导通端子与输出端子OUT连接的单位电路、和将晶体管Tra的第2导通端子与时钟端子CKA连接的单位电路。2种单位电路同样地进行动作，具备任一种单位电路的移位寄存器都能发挥同样的效果。因此，以下主要对前者的单位电路进行说明，对于后者的单位电路省略说明。此外，在单位电路1a、1b中，假设晶体管Tr1、Tr2为N沟道型，但是晶体管Tr1、Tr2也可以为P沟道型。

(第1实施方式)

图3是表示本发明的第1实施方式的移位寄存器的结构的框图。图3所示的移位寄存器10通过将n个(n为2以上的整数)单位电路11多级连接而构成。单位电路11具有时钟端子CKA、CKB、输入端子IN、初始化端子INIT和输出端子OUT。从外部对移位寄存器10供给触发脉冲(startpulse)ST、2相的时钟信号CK1、CK2和初始化信号INIT。初始化信号INIT被提供给n个单位电路11的初始化端子INIT。触发脉冲ST被提供给第1级的单位电路11的输入端子IN。时钟信号CK1被提供给第奇数级的单位电路11的时钟端子CKA和第偶数级的单位电路11的时钟端子CKB。时钟信号CK2被提供给第偶数级的单位电路11的时钟端子CKA和第奇数级的单位电路11的时钟端子CKB。单位电路11的输出信号OUT作为输出信号O1～On被输出至外部，并且被提供给下一级的单位电路11的输入端子IN。

单位电路11使用图4所示的单位电路11a或图5所示的单位电路11b。单位电路11a包含5个N沟道型晶体管Tr1～Tr3、Tra、Trb。晶体管Tr1的漏极端子与时钟端子CKA连接，晶体管Tr1的源极端子与输出端子OUT连接。晶体管Tr2的栅极端子和漏极端子与输入端子IN连接，晶体管Tr2的源极端子与晶体管Tr1的栅极端子和晶体管Tr3的漏极端子连接。晶体管Tr3的源极端子与输入端子IN连接，晶体管Tr3的栅极端子与时钟端子CKB连接。晶体管Tra的漏极端子与晶体管Tr1的栅极端子连接，晶体管Tra的源极端子与输出端子OUT连接。晶体管Trb的漏极端子与输出端子OUT连接，晶体管Trb的源极端子被施加低电平电位VSS。晶体管Tra、Trb的栅极端子与初始化端子INIT连接。晶体管Tr1、Tra、Trb分别作为输出晶体管、初始化晶体管和输出初始化晶体管起作用，晶体管Tr2、Tr3作为输出控制部起作用。单位电路11b是在单位电路11a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。以下，将连接晶体管Tr1的栅极端子的节点称为n1。

图6是移位寄存器10的时序图。如图6所示，时钟信号CK1以规定的周期成为高电平和低电平。但是，时钟信号CK1的高电平期间比时钟信号CK1的低电平期间短。时钟信号CK2是使时钟信号CK1延迟半周期而得到的信号。触发脉冲ST在移位开始时在时钟信号CK2的高电平期间为高电平。

图7是移位寄存器10的信号波形图。此外，具备单位电路11a的移位寄存器10的信号波形图和具备单位电路11b的移位寄存器10的信号波形图相同。在以下所示的各实施方式中也与此同样。

参照图7对单位电路11的动作进行说明。在时刻ta之前，节点n1的电位和输出信号OUT是不定的。在时刻ta，初始化信号INIT从低电平变化为高电平。与此相伴，晶体管Tra、Trb导通。通过晶体管Trb导通，输出信号OUT被初始化为低电平。在单位电路11a中，当晶体管Tra导通时，节点n1经由晶体管Tra与输出端子OUT电连接。此时，输出信号OUT为低电平，因此，节点n1的电位被初始化为低电平。在单位电路11b中，当晶体管Tra导通时，节点n1经由晶体管Tra与时钟端子CKA电连接。通过在初始化时将时钟信号CK1、CK2控制为低电平，节点n1的电位被初始化为低电平。在时刻tb，初始化信号INIT变化为低电平。与此相伴，晶体管Tra、Trb截止。

在时刻t1之前，节点n1的电位和输出信号OUT为低电平。在时刻t1，输入信号IN和时钟信号CKB从低电平变化为高电平。与此相伴，晶体管Tr2、Tr3导通。此时，从输入端子IN向节点n1流动通过晶体管Tr2的电流和通过晶体管Tr3的电流，节点n1的电位成为高电平(节点n1的充电)。节点n1的电位上升至(VDD-Vth)。当节点n1的电位超过规定电平时，晶体管Tr1导通。此时，时钟信号CKA为低电平，因此，晶体管Tr1导通后，输出信号OUT也保持低电平。在时刻t2，输入信号IN和时钟信号CKB变化为低电平。与此相伴，晶体管Tr2、Tr3截止，节点n1成为浮置状态。晶体管Tr2、Tr3截止后，节点n1的电位也保持高电平，晶体管Tr1也保持导通状态。

在时刻t3，时钟信号CKA从低电平变化为高电平。与此相伴，在时刻t3以后，时钟信号CKA的高电平电位作为输出信号OUT被输出。另外，当输出信号OUT的电位上升时，节点n1的电位通过晶体管Tr1的栅极-沟道间的电容被提升而上升α(其中，α与时钟信号CKA的振幅大致相等)(节点n1的提升)。α通过将时钟信号CKA的振幅乘以(晶体管Tr1的栅极-沟道间的电容的电容值)/(附带于节点n1的所有电容的电容值的合计)而得到。此时，节点n1的电位成为(VDD+Vth)以上，因此，在时钟信号CKA通过晶体管Tr1时，时钟信号CKA的高电平电位不会下降晶体管Tr1的阈值电压的量。由此，能够将没有阈值下降的高电平电位VDD作为输出信号OUT输出。在时刻t4，时钟信号CKA变化为低电平。与此相伴，输出信号OUT变化为低电平。另外，节点n1的提升结束，因此，节点n1的电位下降至(VDD-Vth)。

在时刻t5，时钟信号CKB变化为高电平。与此相伴，晶体管Tr3导通。此时，输入信号IN为低电平，因此，从节点n1向输入端子IN流动通过晶体管Tr3的电流，节点n1的电位下降而成为低电平(节点n1的放电)。这样，单位电路11的输出信号OUT在输入信号IN成为高电平后的时钟信号CKA的高电平期间成为高电平。此时，输出信号OUT的电位成为没有阈值下降的高电平电位VDD。

如图6所示，第1级的单位电路11的输出信号O1，在触发脉冲ST成为高电平后的时钟信号CK1的高电平期间成为高电平。第2级的单位电路11的输出信号O2，在输出信号O1成为高电平后的时钟信号CK2的高电平期间成为高电平。同样，单位电路11的输出信号Oi，在前一级的单位电路11的输出信号Oi-1成为高电平后的时钟信号CK1或CK2的高电平期间成为高电平。因此，移位寄存器10的输出信号O1～On各延迟时钟信号CK1的半周期而以升序(O1、O2、……、On的顺序)成为高电平。

在单位电路11a中，在动作时，节点n1的电位通过提升而最高成为(VDD-Vth+α)。在节点n1的提升期间，输出信号OUT的电位为VDD，因此，晶体管Tra的源极-漏极间被施加电压(α-Vth)。α最大也只为时钟信号CKA的振幅，因此，该电压比晶体管的驱动电压低。因此，根据具备单位电路11a的移位寄存器10，能够在动作时不对晶体管Tra的源极-漏极间施加高电压而进行初始化。

在单位电路11b中也是，在动作时，节点n1的电位通过提升而最高成为(VDD-Vth+α)。在节点n1的提升期间，时钟信号CKA的电位为VDD，因此，晶体管Tra的源极-漏极间被施加电压(α-Vth)。因此，根据具备单位电路11b的移位寄存器10，与具备单位电路11a的移位寄存器10同样地，能够在动作时不对晶体管Tra的源极-漏极间施加高电压而进行初始化。

此外，在单位电路11中，在节点n1的提升期间，晶体管Tra的栅极-漏极间被施加高电压(VDD-Vth+α-VSS)。但是，在对晶体管的栅极-漏极间施加有高电压时，与对晶体管的源极-漏极间施加有高电压时相比，晶体管的劣化和破坏较少地发生。因此，根据本实施方式的移位寄存器10，虽然晶体管Tra的栅极-漏极间被施加高电压，但是能够进行有效的耐压对策。

这样，单位电路11a包括：输出晶体管Tr1，该输出晶体管Tr1的第1导通端子与时钟端子CKA连接，该输出晶体管Tr1的第2导通端子与输出端子OUT连接；对输出晶体管Tr1的控制端子切换地施加导通电位(高电平电位)和截止电位(低电平电位)的输出控制部(晶体管Tr2、Tr3)；初始化晶体管Tra，该初始化晶体管Tra的第1导通端子与输出晶体管Tr1的控制端子连接，该初始化晶体管Tra的第2导通端子与输出端子OUT连接，该初始化晶体管Tra的控制端子被施加初始化信号INIT；和输出初始化晶体管Trb，该输出初始化晶体管Trb的第1导通端子与输出端子OUT连接，该输出初始化晶体管Trb的第2导通端子被固定地施加截止电位，该输出初始化晶体管Trb的控制端子被施加初始化信号INIT。在单位电路11b中，初始化晶体管Tra的第2导通端子与时钟端子CKA连接。

通过设置输出初始化晶体管Trb，能够在初始化时将输出端子OUT的电位控制为截止电位。因此，在单位电路11a中，能够在初始化时将输出晶体管Tr1控制为截止状态，使移位寄存器的状态和输出信号初始化。另外，在单位电路11a中，初始化晶体管Tra的第2导通端子与输出的时钟信号总是具有相同电位，因此，即使在输出具有导通电位的时钟信号时，也不会对初始化晶体管Tra的导通端子间施加高电压。在单位电路11b中，通过在初始化时将时钟端子CKA的电位控制为截止电位，能够将输出晶体管Tr1控制为截止状态，使移位寄存器的状态和输出信号初始化。另外，在单位电路11b中，初始化晶体管Tra的第2导通端子与输入的时钟信号总是具有相同的电位，因此，即使在输出具有导通电位的时钟信号时，也不会对初始化晶体管Tra的导通端子间施加高电压。因此，根据本实施方式的移位寄存器10，能够在动作时不对初始化晶体管Tra的导通端子间施加高电压而进行初始化。

(第2实施方式)

本发明的第2实施方式的移位寄存器具有图3所示的结构。但是，本实施方式的移位寄存器具备图8所示的单位电路12a或图9所示的单位电路12b代替单位电路11。单位电路12a是在单位电路11a(图4)中增加电容C1而得到的。电容C1设置在晶体管Tr1的栅极-源极间。单位电路12b是在单位电路12a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。

通过设置电容C1，能够使输出信号OUT从低电平变化为高电平时的节点n1的提升效果变大。因此，根据本实施方式的移位寄存器，通过使节点n1的提升效果变大，能够更可靠地输出没有阈值下降的高电平电位VDD作为输出信号OUT，使相对于晶体管的阈值电压的变动的动作裕度(operationmargin)变大。

(第3实施方式)

本发明的第3实施方式的移位寄存器具有图3所示的结构。但是，本实施方式的移位寄存器具备图10所示的单位电路13a或图11所示的单位电路13b代替单位电路11。单位电路13a是在单位电路12a(图8)中增加N沟道型晶体管Tr4而得到的。晶体管Tr4的漏极端子与输出端子OUT连接，晶体管Tr4的源极端子被施加低电平电位VSS，晶体管Tr4的栅极端子与时钟端子CKB连接。单位电路13b是在单位电路13a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。

输出信号OUT在从高电平变化为低电平后，需要保持低电平直至接下来输入信号IN成为高电平。但是，存在由于晶体管Tr1的截止漏电流或与输出端子OUT连接的电路中的漏电流等，输出信号OUT不能够保持低电平，移位寄存器发生误动作的情况。在单位电路13a、13b中，通过使用晶体管Tr4，输出信号OUT在晶体管Tr1的截止期间被固定为低电平。因此，根据本实施方式的移位寄存器，能够防止由输出信号OUT的电位上升引起的误动作。

(第4实施方式)

本发明的第4实施方式的移位寄存器具有图3所示的结构。但是，本实施方式的移位寄存器具备图12所示的单位电路14a或图13所示的单位电路14b代替单位电路11。单位电路14a是在单位电路13a(图10)中增加N沟道型晶体管Tr5而得到的。晶体管Tr5的漏极端子与晶体管Tr1的栅极端子连接，晶体管Tr5的源极端子与输出端子OUT连接，晶体管Tr5的栅极端子与时钟端子CKA连接。单位电路14b是在单位电路14a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。

在单位电路14a、14b中，在时钟信号CKA为高电平时，晶体管Tr5导通，节点n1经由晶体管Tr5与输出端子OUT电连接。因此，根据本实施方式的移位寄存器，能够使节点n1的电位稳定化。

(第5实施方式)

图14是表示本发明的第5实施方式的移位寄存器的结构的框图。图14所示的移位寄存器20通过将n个单位电路21多级连接而构成。单位电路21具有时钟端子CKA、CKB、输入端子INa、INb、初始化端子INIT和输出端子OUT。从外部对移位寄存器20供给触发脉冲STa、STb、4相的时钟信号CK1～CK4和初始化信号INIT。初始化信号INIT被提供给n个单位电路21的初始化端子INIT。触发脉冲STa被提供给第1级的单位电路21的输入端子INa和第2级的单位电路21的输入端子INb。触发脉冲STb被提供给第1级的单位电路21的输入端子INb。单位电路21的输出信号OUT作为输出信号O1～On被输出到外部，并且被提供给下一级的单位电路21的输入端子INa和当前级之后的第二级的单位电路21的输入端子INb。

在设1以上n/4以下的整数为k时，时钟信号CK1被提供给第(4k-3)级的单位电路21的时钟端子CKA和第(4k-1)级的单位电路21的时钟端子CKB。时钟信号CK2被提供给第(4k-2)级的单位电路21的时钟端子CKA和第4k级的单位电路21的时钟端子CKB。时钟信号CK3被提供给第(4k-1)级的单位电路21的时钟端子CKA和第(4k-3)级的单位电路21的时钟端子CKB。时钟信号CK4被提供给第4k级的单位电路21的时钟端子CKA和第(4k-2)级的单位电路21的时钟端子CKB。

单位电路21使用图15所示的单位电路21a或图16所示的单位电路21b。单位电路21a是在单位电路14a(图12)中增加N沟道型晶体管Tr6、Tr7、Trc和电容C2，并变更晶体管Tr2的栅极端子的连接目的地而得到的。晶体管Tr6的栅极端子和漏极端子与输入端子INb连接，晶体管Tr6的源极端子与晶体管Tr2的栅极端子连接。晶体管Tr7、Trc的漏极端子与晶体管Tr2的栅极端子连接，晶体管Tr7、Trc的源极端子与输入端子INb连接。晶体管Tr7、Trc的栅极端子分别与时钟端子CKA和初始化端子INIT连接。电容C2设置在晶体管Tr2的栅极-漏极间。晶体管Tr2、Tr3、Tr6、Tr7、Trc作为输出控制部起作用。晶体管Tr2、Trc分别作为置位晶体管和第2初始化晶体管起作用，晶体管Tr6、Tr7作为置位控制部起作用。单位电路21b是在单位电路21a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。

图17是移位寄存器20的时序图。如图17所示，时钟信号CK1以规定的周期成为高电平和低电平。但是，时钟信号CK1的高电平期间比时钟信号CK1的低电平期间短。时钟信号CK2～CK4分别是使时钟信号CK1延迟1/4周期、半周期和3/4周期而得到的信号。触发脉冲STb在移位开始时在时钟信号CK3的高电平期间成为高电平。触发脉冲STa是使触发脉冲STb延迟时钟信号CK1的1/4周期而得到的信号。

图18是移位寄存器20的信号波形图。参照图18对单位电路21的动作进行说明。在时刻ta之前，节点n1、n2的电位和输出信号OUT是不定的。在时刻ta，初始化信号INIT从低电平变化为高电平。与此相伴，晶体管Tra～Trc导通。通过晶体管Tra、Trb导通，节点n1的电位和输出信号OUT被初始化为低电平。通过晶体管Trc导通，节点n2经由晶体管Trc与输入端子INb连接。此时，在第3～n级的单位电路21中，输入信号INb(当前级之前的第二级的单位电路21的输出信号OUT)为低电平，因此，节点n2的电位被初始化为低电平。另外，通过在初始化时将触发脉冲STa、STb控制为低电平，对于第1级和第2级的单位电路21也能够将节点n2的电位初始化为低电平。当在时刻tb初始化信号INIT变化为低电平时，晶体管Tra～Trc截止。

在时刻t1之前，节点n1、n2的电位和输出信号OUT为低电平。在时刻t1，输入信号INb和时钟信号CKB从低电平变化为高电平。与此相伴，晶体管Tr6导通，从输入端子INb向节点n2流动通过晶体管Tr6的电流，节点n2的电位上升(节点n2的充电)。当节点n2的电位上升至(VDD-Vth)时，晶体管Tr6截止，节点n2在此以后成为浮置状态。当节点n2的电位超过规定电平时，晶体管Tr2导通。另外，在时刻t1，晶体管Tr3导通。这样从时刻t1起经过一段时间后，晶体管Tr2、Tr3均成为导通状态。此时，输入信号INa为低电平，因此，在晶体管Tr2、Tr3导通后，节点n1的电位也保持低电平。

在时刻t2，输入信号INa从低电平变化为高电平。此时，晶体管Tr2、Tr3为导通状态，因此，从输入端子INa向节点n1流动通过晶体管Tr2的电流和通过晶体管Tr3的电流，节点n1的电位上升(节点n1的充电)。当节点n1的电位超过规定电平时，晶体管Tr1导通。另外，当节点n1的电位上升时，节点n2的电位通过晶体管Tr2的栅极-沟道间的电容和电容C2被提升而上升(节点n2的提升)。通过设置电容C2，能够使输入信号INa从低电平变化为高电平时的节点n2的提升效果变大。当节点n2的电位成为(VDD+Vth)以上时，节点n1的电位成为高电平电位VDD。在时刻t3，输入信号INb和时钟信号CKB变化为低电平。与此相伴，晶体管Tr3截止。在晶体管Tr3截止后，节点n1、n2的电位也保持高电平，晶体管Tr1也保持导通状态。

在时刻t4，时钟信号CKA从低电平变化为高电平。与此相伴，在时刻t4以后，时钟信号CKA的高电平电位作为输出信号OUT被输出。另外，当输出信号OUT的电位上升时，节点n1的电位通过晶体管Tr1的栅极-沟道间的电容和电容C1被提升而上升α(其中，α与时钟信号CKA的振幅大致相等)(节点n1的提升)。此时，节点n1的电位成为(VDD+Vth)以上，因此，能够将没有阈值下降的高电平电位VDD作为输出信号OUT输出。另外，在时刻t4，晶体管Tr7导通。此时，输入信号INb为低电平，因此，从节点n2向输入端子INb流动通过晶体管Tr7的电流，节点n2的电位下降而成为低电平(节点n2的放电)。因此，晶体管Tr2截止。另外，在时刻t4，晶体管Tr5导通。因此，输出端子OUT经由晶体管Tr5与时钟端子CKA电连接。

在时刻t5，输入信号INa变化为低电平。此时，晶体管Tr2、Tr3为截止状态，因此，节点n1、n2的电位不变化。在时刻t6，时钟信号CKA变化为低电平。与此相伴，输出信号OUT变化为低电平，晶体管Tr5、Tr7截止。另外，节点n1的提升结束，因此，节点n1的电位下降至高电平电位VDD。在时刻t7，时钟信号CKB变化为高电平。与此相伴，晶体管Tr3导通。此时，输入信号INa为低电平，因此，从节点n1向输入端子INa流动通过晶体管Tr2的电流，节点n1的电位下降而成为低电平(节点n1的放电)。

如图17所示，第1级的单位电路21的输出信号O1，在触发脉冲STa成为高电平后的时钟信号CK1的高电平期间成为高电平。第2级的单位电路21的输出信号O2，在输出信号O1成为高电平后的时钟信号CK2的高电平期间成为高电平。第3级的单位电路21的输出信号O3，在输出信号O2成为高电平后的时钟信号CK3的高电平期间成为高电平。第4级的单位电路21的输出信号O4，在输出信号O3成为高电平后的时钟信号CK4的高电平期间成为高电平。同样地，单位电路21的输出信号Oi，在前一级的单位电路21的输出信号Oi-1成为高电平后的时钟信号CK1～CK4中的任一个的高电平期间成为高电平。因此，移位寄存器20的输出信号O1～On各延迟时钟信号CK1的1/4周期而以升序成为高电平。

在单位电路21a中，在动作时，节点n1、n2的电位通过提升而最高成为(VDD-Vth+α)。在节点n1的提升期间，输出信号OUT的电位为VDD，因此，晶体管Tra的源极-漏极间被施加电压(α-Vth)。在节点n2的提升期间的大部分(图18所示的时刻t2～t3)，输入信号INb的电位为VDD，因此，晶体管Tr7、Trc的源极-漏极间被施加相同的电压(α-Vth)。电压(α-Vth)比晶体管的驱动电压低。在单位电路21b中也与此同样。

这样，在单位电路21a、21b中，晶体管Tra的源极-漏极间不被施加高电压，晶体管Tr7、Trc的源极-漏极间被施加高电压的时间短。因此，不需要对晶体管Tr7、Tra、Trc进行以往的耐压对策(使用多个晶体管或L长度长的晶体管的方法)。因此，根据本实施方式的移位寄存器，能够不使布局面积增大而防止晶体管的劣化和破坏。

此外，在图18所示的时刻t3～t4，节点n2的电位成为(VDD-Vth+α)，时钟信号CKB成为低电平。在该期间，晶体管Tr7、Trc的源极-漏极间被施加高电压(VDD-Vth+α-VSS)。为了防止该情况，使时钟信号CK1～CK4的占空比为50％，使触发脉冲STa、STb的高电平期间与时钟信号CK1～CK4的高电平期间为相同长度即可。

这样，单位电路21a包括：输出晶体管Tr1，该输出晶体管Tr1的第1导通端子与时钟端子CKA连接，该输出晶体管Tr1的第2导通端子与输出端子OUT连接；对输出晶体管Tr1的控制端子切换地施加导通电位(高电平电位)和截止电位(低电平电位)的输出控制部(晶体管Tr2、Tr3、Tr6、Tr7、Trc)；初始化晶体管Tra，该初始化晶体管Tra的第1导通端子与输出晶体管Tr1的控制端子连接，该初始化晶体管Tra的第2导通端子与输出端子OUT连接，该初始化晶体管Tra的控制端子被提供初始化信号INIT；和输出初始化晶体管Trb，该输出初始化晶体管Trb的第1导通端子与输出端子OUT连接，该输出初始化晶体管Trb的第2导通端子被固定地施加截止电位，该输出初始化晶体管Trb的控制端子被提供初如化信号INIT。在单位电路21b中，初始化晶体管Tra的第2导通端子与时钟端子CKA连接。因此，根据本实施方式的移位寄存器20，能够在动作时不对初始化晶体管Tra的导通端子间施加高电压而进行初始化。

另外，单位电路21a、21b的输出控制部包括：置位晶体管Tr2，该置位晶体管Tr2的第1导通端子被提供对于单位电路的输入信号INa，该置位晶体管Tr2的第2导通端子与输出晶体管Tr1的控制端子连接；对置位晶体管Tr2的控制端子切换地施加导通电位和截止电位的置位控制部(晶体管Tr6、Tr7)；和第2初始化晶体管Trc，该第2初始化晶体管Trc的第1导通端子与置位晶体管Tr2的控制端子连接，该第2初始化晶体管Trc的第2导通端子与第2输入端子INb连接，该第2初始化晶体管Trc的控制端子被提供初始化信号INIT。第2输入信号INb，在对输出晶体管Tr1的控制端子施加导通电位的期间的至少一部分，成为与输出晶体管Tr1的控制端子相同的电平的导通电位。

通过在初始化时将输入信号INb控制为截止电平，能够将置位晶体管Tr2控制为截止状态，使输入信号INa和输出晶体管Tr1的控制端子电分离，将输出晶体管Tr1可靠地控制为截止状态。另外，通过在对输出晶体管Tr1的控制端子施加导通电位的期间的至少一部分，将第2初始化晶体管Trc的第2导通端子的电位控制为与输出晶体管Tr1的控制端子相同的电平的导通电位，能够使第2初始化晶体管Trc的导通端子间被施加高电压的时间缩短。

(第6实施方式)

本发明的第6实施方式的移位寄存器具有图3所示的结构。但是，本实施方式的移位寄存器具备图19所示的单位电路15a或图20所示的单位电路15b代替单位电路11。单位电路15a包括9个N沟道型晶体管Tr1、Tr4、Tr11～Tr14、Tra、Trb、Trd、电容C1和电阻R1。晶体管Tr1的漏极端子与时钟端子CKA连接，晶体管Tr1的源极端子与输出端子OUT和晶体管Tr4的漏极端子连接。晶体管Tr11的栅极端子和漏极端子与输入端子IN连接，晶体管Tr11的源极端子与晶体管Tr1的栅极端子和晶体管Tr12的漏极端子连接。晶体管Tr13的漏极端子被施加高电平电位VDD，晶体管Tr13的源极端子与电阻R1的一端连接。电阻R1的另一端与晶体管Tr14的漏极端子和晶体管Tr4、Tr12的栅极端子连接。晶体管Tr4、Tr12、Tr14的源极端子被施加低电平电位VSS。晶体管Tr13、Tr14的栅极端子分别与时钟端子CKB和输入端子IN连接。电容C1设置于晶体管Tr1的栅极-源极间。以下，将晶体管Tr4的栅极端子所连接的节点称为n3。

晶体管Tra的漏极端子与晶体管Tr1的栅极端子连接，晶体管Tra的源极端子与输出端子OUT连接。晶体管Trb的漏极端子与输出端子OUT连接，晶体管Trb的源极端子被施加低电平电位VSS。晶体管Trd的漏极端子被施加高电平电位VDD，晶体管Trd的源极端子与节点n3连接。晶体管Tra、Trb、Trd的栅极端子与初始化端子INIT连接。晶体管Tr11、Tr12作为输出控制部起作用。单位电路15b是在单位电路15a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。

本实施方式的移位寄存器的时序图与图6所示的时序图相同。图21是本实施方式的移位寄存器的信号波形图。参照图21对单位电路15a、15b的动作进行说明。在时刻ta之前，节点n1、n3的电位和输出信号OUT是不定的。在时刻ta，初始化信号INIT从低电平变化为高电平。与此相伴，晶体管Tra、Trb、Trd导通。通过晶体管Tra、Trb导通，节点n1的电位和输出信号OUT被初始化为低电平。通过晶体管Trd导通，节点n3的电位被初始化为高电平。当在时刻tb初始化信号INIT变化为低电平时，晶体管Tra、Trb、Trd截止。

在时刻t1之前，节点n1的电位和输出信号OUT为低电平，节点n3的电位为(VDD-Vth)。在时刻t1，输入信号IN和时钟信号CKB从低电平变化为高电平。与此相伴，晶体管Tr11导通，从输入端子IN向节点n1流动通过晶体管Tr11的电流，节点n1的电位上升(节点n1的充电)。当节点n1的电位上升至(VDD-Vth)时，晶体管Tr11截止，节点n1在此以后成为浮置状态。另外，当节点n1的电位超过规定电平时，晶体管Tr1导通。此时，时钟信号CKA为低电平，因此，在晶体管Tr1导通后，输出信号OUT也保持低电平。另外，在时刻t1，晶体管Tr13、Tr14导通。此时，由于电阻R1的电流制限，节点n3的电位下降至接近VSS的低电平电位。因此，晶体管Tr12截止。在时刻t2，时钟信号CKB和输入信号IN变化为低电平。与此相伴，晶体管Tr13、Tr14截止。在晶体管Tr13、Tr14截止后，节点n3的电位也保持低电平。

在时刻t3，时钟信号CKA从低电平变化为高电平。与此相伴，进行节点n1的提升，没有阈值下降的高电平电位VDD作为输出信号OUT被输出。在时刻t4，时钟信号CKA变化为低电平。与此相伴，输出信号OUT变化为低电平。另外，节点n1的提升结束，因此，节点n1的电位下降至高电平电位VDD。在时刻t5，时钟信号CKB变化为高电平。与此相伴，晶体管Tr13导通，节点n3的电位上升至(VDD-Vth)。因此，晶体管Tr4、Tr12导通。通过晶体管Tr4导通，输出信号OUT成为低电平。通过晶体管Tr12，节点n1的电位成为低电平(节点n1的放电)。

在单位电路15a中，在动作时，节点n1的电位通过提升而最高成为(VDD-Vth+α)。在节点n1的提升期间，输出信号OUT的电位为VDD，因此，晶体管Tra的源极-漏极间被施加电压(α-Vth)。电压(α-Vth)比晶体管的驱动电压低。在单位电路15b中也与此同样。因此，根据本实施方式的移位寄存器，能够在动作时不对晶体管Tra的源极-漏极间施加高电压而进行初始化。另外，在单位电路15a、15b中，时钟信号CKB周期性地成为高电平，晶体管Tr13周期性地导通。因此，即使由于晶体管Tr14的截止漏电流导致节点n3的电位下降，节点n3的电位也周期性地成为(VDD-Vth)。因此，根据本实施方式的移位寄存器，能够在晶体管Tr1的截止期间将节点n3的电位保持为高电平。

此外，也可以代替单位电路15a、15b，使用将晶体管Tr13和电阻R1以相反的顺序连接的单位电路(对电阻R1的一端施加高电平电位VDD，将电阻R1的另一端与晶体管Tr13的漏极端子连接，将晶体管Tr13的源极端子与晶体管Tr14的漏极端子、晶体管Tr4、Tr12的栅极端子、以及晶体管Trd的源极端子连接的电路)。具备该单位电路的移位寄存器，能够得到与具备单位电路15a、15b的移位寄存器同样的效果。

(第7实施方式)

本发明的第7实施方式的移位寄存器具有图3所示的结构。但是，本实施方式的移位寄存器具备图22所示的单位电路16a或图23所示的单位电路16b代替单位电路11。单位电路16a是在单位电路15a(图19)中增加晶体管Tr15、Tr16和电容C2，并变更晶体管Tr11的栅极端子的连接目的地而得到的。晶体管Tr11的漏极端子与输入端子IN连接，晶体管Tr11的源极端子与晶体管Tr12、Tr16的漏极端子连接。晶体管Tr15的漏极端子与时钟端子CKB连接，晶体管Tr15的源极端子与晶体管Tr11的栅极端子连接，晶体管Tr15的栅极端子被施加高电平电位VDD。电容C2设置在晶体管Tr11的栅极-漏极间。晶体管Tr16的源极端子与晶体管Tr1的栅极端子连接，晶体管Tr16的栅极端子被施加高电平电位VDD。晶体管Tr11、Tr12、Tr15作为输出控制部起作用，晶体管Tr16作为耐压用晶体管起作用。以下，将晶体管Tr11的栅极端子所连接的节点称为n4，将晶体管Tr16的漏极端子所连接的节点称为n5，将晶体管Tr16的源极端子所连接的节点称为n6。单位电路16b是在单位电路16a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。

本实施方式的移位寄存器的时序图与图6所示的时序图相同。图24是本实施方式的移位寄存器的信号波形图。参照图24对单位电路16a、16b的动作进行说明。在时刻ta之前，节点n3、n5、n6的电位和输出信号OUT是不定的。通过在此时将时钟信号CK1、CK2控制为低电平，节点n4的电位成为低电平。在时刻ta，初始化信号INIT从低电平变化为高电平。与此相伴，晶体管Tra、Trb、Trd导通。通过晶体管Tra、Trb导通，节点n6的电位和输出信号OUT被初始化为低电平。此时，节点n5的电位也被初始化为低电平。通过晶体管Trd导通，节点n3的电位被初始化为高电平。

在时刻t1之前，节点n4～n6的电位和输出信号OUT为低电平，节点n3的电位为(VDD-Vth)。在时刻t1，输入信号IN和时钟信号CKB从低电平变化为高电平。与此相伴，从时钟端子CKB向节点n4流动通过晶体管Tr15的电流，节点n4的电位上升(节点n4的充电)。当节点n4的电位超过规定电平时，晶体管Tr11导通。此时输入信号IN为高电平，因此，从输入端子IN向节点n5流动通过晶体管Tr11的电流，节点n5的电位上升。当节点n4的电位上升至(VDD-Vth)时，晶体管Tr15截止，节点n4在此以后成为浮置状态。在晶体管Tr15截止后，节点n5的电位也继续上升。当节点n5的电位上升时，节点n4的电位通过晶体管Tr11的栅极-沟道间的电容和电容C2被提升而上升(节点n4的提升)。当节点n4的电位成为(VDD+Vth)以上时，节点n5的电位成为高电平电位VDD。

此时晶体管Tr16为导通状态，因此，当节点n5的电位从低电平变化为高电平时，节点n6的电位也同样地变化(节点n6的充电)。但是，当节点n6的电位上升至(VDD-Vth)时，晶体管Tr16截止，节点n5和节点n6电分离。因此，节点n6的电位在该时刻只会上升至(VDD-Vth)。当节点n6的电位超过规定电平时，晶体管Tr1导通。另外，在时刻t1，晶体管Tr13、Tr14导通。因此，节点n3的电位下降至接近VSS的低电平电位，晶体管Tr12截止。

在时刻t2，时钟信号CKB和输入信号IN变化为低电平。与此相伴，晶体管Tr15导通，从节点n4向时钟端子CKB流动通过晶体管Tr15的电流，节点n4的电位下降而成为低电平(节点n4的放电)。当节点n4的电位成为规定电平以下时，晶体管Tr11截止。在晶体管Tr11截止后，节点n5、n6的电位也不变化，晶体管Tr1也保持导通状态。另外，在时刻t2，晶体管Tr13、Tr14截止。在晶体管Tr13、Tr14截止后，节点n3的电位也保持低电平。

在时刻t3，时钟信号CKA从低电平变化为高电平。与此相伴，在时刻t3以后，进行节点n6的提升，没有阈值下降的高电平电位VDD作为输出信号OUT被输出。在时刻t4，时钟信号CKA变化为低电平。与此相伴，输出信号OUT变化为低电平。另外，节点n6的提升结束，因此，节点n6的电位下降至(VDD-Vth)。

在时刻t5，时钟信号CKB变化为高电平。与此相伴，节点n4的电位上升至(VDD-Vth)，晶体管Tr11导通。此时输入信号IN为低电平，因此，从节点n6向输入端子IN流动通过晶体管Tr11、Tr16的电流。另外，在时刻t5，晶体管Tr13导通。因此，节点n3的电位上升至(VDD-Vth)，晶体管Tr12导通。由此，节点n5、n6的电位成为低电平(节点n6的放电)。

在单位电路16a中，在动作时，节点n6的电位通过提升而最高成为(VDD-Vth+α)。在节点n6的提升期间，输出信号OUT的电位为VDD，因此，晶体管Tra的源极-漏极间被施加电压(α-Vth)。电压(α-Vth)比晶体管的驱动电压低。在单位电路16b中也与此同样。因此，根据本实施方式的移位寄存器，能够在动作时不对晶体管Tra的源极-漏极间施加高电压而进行初始化。

另外，在单位电路16a中，在节点n6的提升期间，节点n5的电位为VDD，因此，晶体管Tr11的栅极-源极间和源极-漏极间被施加比晶体管的驱动电压低的电压(VDD-VSS)。晶体管Tr12的栅极-漏极间和源极-漏极间也被施加相同的电压。另外，晶体管Tr16的栅极-源极间和源极-漏极间被施加电压(α-Vth)。通过这样使用晶体管Tr16，对晶体管Tr11、Tr12的端子间施加比驱动电压低的电压，能够防止晶体管Tr11、Tr12的劣化和破坏。

另外，在单位电路16a中，通过晶体管Tr15的作用，在输入信号IN为高电平的期间的一部分，节点n4成为浮置状态。因此，节点n4的电位变得比高电平电位VDD高，节点n5的电位上升至没有阈值下降的高电平电位VDD。因此，当输出信号OUT成为高电平时，节点n6的电位通过提升而上升至(VDD-Vth+α)。在单位电路16b中也与此同样。因此，根据本实施方式的移位寄存器，能够对晶体管Tr1的栅极端子施加与时钟信号CKA的高电平电位相比充分高的电位，使输出信号OUT的钝化变小。另外，即使在晶体管的阈值电压原本就高的情况下、或者由于温度变化或晶体管的劣化而变高的情况下，也能够抑制波形钝化的影响，使相对于晶体管的阈值电压的变动的动作裕度变大。

这样，单位电路16a包括：输出晶体管Tr1，该输出晶体管Tr1的第1导通端子与时钟端子CKA连接，该输出晶体管Tr1的第2导通端子与输出端子OUT连接；耐压用晶体管Tr16，该耐压用晶体管Tr16的第1导通端子与第1节点(节点n5)连接，该耐压用晶体管Tr16的第2导通端子与输出晶体管Tr1的控制端子连接，该耐压用晶体管Tr16的控制端子被固定地施加导通电位(高电平电位)；对第1节点切换地施加导通电位和截止电位(低电平电位)的输出控制部(晶体管Tr11、Tr12、Tr15)；初始化晶体管Tra，该初始化晶体管Tra的第1导通端子与输出晶体管Tr1的控制端子连接，该初始化晶体管Tra的第2导通端子与输出端子OUT连接，该初始化晶体管Tra的控制端子被提供初始化信号INIT；和输出初始化晶体管Trb，该输出初始化晶体管Trb的第1导通端子与输出端子OUT连接，该输出初始化晶体管Trb的第2导通端子被固定地施加截止电位，该输出初始化晶体管Trb的控制端子被提供初始化信号INIT。在单位电路16b中，初始化晶体管Tra的第2导通端子与时钟端子CKA连接。因此，根据本实施方式的移位寄存器，与第1实施方式同样，能够在动作时不对初始化晶体管Tra的导通端子间施加高电压而进行初始化。

另外，通过耐压用晶体管Tr16的作用，在输出具有导通电位的时钟信号时，第1节点的电位不会从由输出控制部施加的导通电位变化。因此，能够防止对与第1节点连接的晶体管Tr11、Tr12的端子间施加高电压。

(第8实施方式)

图25是表示本发明的第8实施方式的移位寄存器的结构的框图。图25所示的移位寄存器30通过将n个单位电路31多级连接而构成。单位电路31具有时钟端子CKA、CKB、输入端子IN1、IN2、初始化端子INIT、控制端子UD、UDB(未图示)和输出端子OUT。从外部对移位寄存器30供给触发脉冲ST、2相的时钟信号CK1、CK2、初始化信号INIT和控制信号UD、UDB(未图示)。时钟信号CK1、CK2与第1实施方式的移位寄存器10(图3)同样地被提供给各端子。初始化信号INIT和控制信号UD、UDB分别被提供给n个单位电路31的初始化端子INIT和控制端子UD、UDB。触发脉冲ST被提供给第1级的单位电路31的输入端子IN1和第n级的单位电路31的输入端子IN2。单位电路31的输出信号OUT作为输出信号O1～On被输出至外部，并且被提供给下一级的单位电路31的输入端子IN1和前一级的单位电路31的输入端子IN2。

单位电路31使用图26所示的单位电路31a或图27所示的单位电路31b。单位电路31a是在单位电路16a(图22)中增加扫描切换电路32而得到的。控制信号UD在正向扫描时被控制为高电平，在反向扫描时被控制为低电平。控制信号UDB是控制信号UD的反转信号。扫描切换电路32按照控制信号UD、UDB，在正向扫描时输出输入信号IN1，在反向扫描时输出输入信号IN2。扫描切换电路32的输出信号Os被提供给晶体管Tr11的漏极端子。单位电路31b是在单位电路31a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。以下，将扫描切换电路32的输出端子Os所连接的节点称为n7。

在正向扫描时，单位电路31将前一级的单位电路31的输出信号OUT作为输入信号而进行动作。此时移位寄存器30的输出信号O1～On按升序成为高电平(参照图6)。在反向扫描时，单位电路31将下一级的单位电路31的输出信号OUT作为输入信号而进行动作。此时移位寄存器30的输出信号O1～On按降序(On、On-1、……、O1的顺序)成为高电平(参照图28)。

图29～图31是表示扫描切换电路32的例子的电路图。在图29所示的扫描切换电路32p中，在正向扫描时，晶体管Tr21导通，晶体管Tr22截止。此时扫描切换电路32p将被提供给输入端子IN1的前一级的单位电路31的输出信号OUT提供给节点n7。在反向扫描时，晶体管Tr21截止，晶体管Tr22导通。此时扫描切换电路32p将被提供给输入端子IN2的下一级的单位电路31的输出信号OUT提供给节点n7。通过使用扫描切换电路32p选择输入信号，如图6和图28所示能够切换扫描方向。

在扫描切换电路32p中，从输出端子Os输出的高电平电位为(VDD-Vth)，因此，动作裕度小。于是，为了使动作裕度变大，可以使用图30所示的扫描切换电路32q或图31所示的扫描切换电路32r代替扫描切换电路32p。

在扫描切换电路32r中，将晶体管Tr34的栅极端子所连接的节点称为n8。在扫描切换电路32r中，在正向扫描时，通过晶体管Tr32的作用，节点n8的电位成为(VDD-Vth)，节点n8成为浮置状态。当输入信号IN1从低电平变化为高电平时，节点n8的电位通过晶体管Tr34的栅极-沟道间的电容被提升而上升。因此，能够从输出端子Os输出没有阈值下降的高电平电位VDD。晶体管Tr33在此时防止晶体管Tr31被施加高电压。在反向扫描时，晶体管Tr31、Tr33导通，因此，节点n8的电位与控制信号UD同样成为低电平，晶体管Tr34截止。通过使用扫描切换电路32r，能够在使动作裕度变大的同时切换扫描方向。

在使用扫描切换电路32q的情况下，在正向扫描时，晶体管Tr24、Tr26的栅极端子分别被提供(VDD-Vth)和VSS。在反向扫描时，晶体管Tr24、Tr26的栅极端子分别被提供VSS和(VDD-Vth)。因此，利用扫描切换电路32q也能够得到与扫描切换电路32r同样的效果。

根据本实施方式的移位寄存器，对于切换扫描方向的移位寄存器，能够在动作时不对晶体管Tra的源极-漏极间施加高电压而进行初始化。另外，通过使用图30和图31所示的扫描切换电路32q、32r，能够对输入信号IN1、IN2通过的晶体管的栅极端子提供没有阈值下降的高电平电位VDD，使动作裕度变大。

(第9实施方式)

本发明的第9实施方式的移位寄存器具有图3所示的结构。但是，本实施方式的移位寄存器具备图32所示的单位电路17a或图33所示的单位电路17b代替单位电路11。单位电路17a是使用P沟道型晶体管构成单位电路16a(图22)而得到的。单位电路17a包括11个P沟道型晶体管Trp1、Trp4、Trp11～Trp16、Trpa、Trpb、Trpd、电容C1、C2和电阻R1。单位电路17b是在单位电路17a中将晶体管Trpa的漏极端子的连接目的地变更为时钟端子CKA而得到的。

通常，为了使用P沟道型晶体管来构成使用N沟道型晶体管构成的电路，只要将N沟道型晶体管置换为P沟道型晶体管，调换电源的极性(使高电平电位VDD和低电平电位VSS反过来)，使输入信号的极性反转即可(使高电平和低电平反过来)。图34是本实施方式的移位寄存器的信号波形图。图34所示的信号波形图是对于图24所示的信号波形图使信号和节点的电位的极性反转而得到的。

根据本实施方式的移位寄存器，对于使用P沟道型晶体管构成的移位寄存器，能够在动作时不对晶体管Trpa的源极-漏极间施加高电压而进行初始化。此外，在此，作为例子，对使用P沟道型晶体管构成第7实施方式的单位电路16a、16b的情况进行了说明，但是对于第1～第6和第8实施方式以及后述的第10～第16实施方式的单位电路也能够应用同样的方法。

(第10实施方式)

本发明的第10实施方式的移位寄存器具有图14所示的结构。但是，本实施方式的移位寄存器具备图35所示的单位电路22a或图36所示的单位电路22b代替单位电路21。单位电路22a是从单位电路21a(图15)中删除电容C1，增加N沟道型晶体管Tr17，并变更晶体管Tra的漏极端子的连接目的地而得到的。晶体管Tr17、Tra的漏极端子与晶体管Tr2的源极端子连接，晶体管Tr17的源极端子与晶体管Tr1的栅极端子连接，晶体管Tr17的栅极端子被施加高电平电位VDD。晶体管Tr17作为耐压用晶体管起作用。单位电路22b是在单位电路22a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。以下，将晶体管Tr17的漏极端子所连接的节点称为n9，将晶体管Tr17的源极端子所连接的节点称为n10。

图37是本实施方式的移位寄存器的信号波形图。图37所示的信号波形图是从图18所示的信号波形图删除节点n1的电位的变化，并增加节点n9、n10的电位的变化而得到的。与包含晶体管Tr16的单位电路16a(图22)同样，在包含晶体管Tr17的单位电路22a、22b中，在节点n10的提升期间，晶体管Tr2、Tr3、Tra的端子间也被施加比晶体管的驱动电压低的电压。因此，根据本实施方式的移位寄存器，能够防止晶体管的劣化和破坏。

另外，在单位电路22a、22b中，通过晶体管Tr6的作用，在输入信号INa为高电平的期间的一部分，节点n2成为浮置状态。因此，节点n2的电位变得比高电平电位VDD高，晶体管Tr2的输出阻抗变低，因此，能够高速地进行节点n10的充电。因此，即使在动作频率高的情况下，节点n10的电位也在规定时间内到达(VDD-Vth)。因此，根据本实施方式的移位寄存器，与对不包含晶体管Tr6的移位寄存器进行耐压对策的情况相比，能够在防止晶体管的劣化和破坏的同时使动作裕度变大。

这样，单位电路22a包括：输出晶体管Tr1，该输出晶体管Tr1的第1导通端子与时钟端子CKA连接，该输出晶体管Tr1的第2导通端子与输出端子OUT连接；耐压用晶体管Tr17，该耐压用晶体管Tr17的第1导通端子与第1节点(节点n9)连接，该耐压用晶体管Tr17的第2导通端子与输出晶体管Tr1的控制端子连接，该耐压用晶体管Tr17的控制端子被固定地施加导通电位(高电平电位)；对第1节点切换地施加导通电位和截止电位(低电平电位)的输出控制部(晶体管Tr2、Tr3、Tr6、Tr7、Trc)；初始化晶体管Tra，该初始化晶体管Tra的第1导通端子与输出晶体管Tr1的控制端子连接，该初始化晶体管Tra的第2导通端子与输出端子OUT连接，该初始化晶体管Tra的控制端子被提供初始化信号INIT；和输出初始化晶体管Trb，该输出初始化晶体管Trb的第1导通端子与输出端子OUT连接，该输出初始化晶体管Trb的第2导通端子被固定地施加截止电位，该输出初始化晶体管Trb的控制端子被提供初始化信号INIT。在单位电路22b中，初始化晶体管Tra的第2导通端子与时钟端子CKA连接。因此，根据本实施方式的移位寄存器，与第1实施方式同样，能够在动作时不对初始化晶体管Tra的导通端子间施加高电压而进行初始化。

另外，单位电路22a、22b的输出控制部包括：置位晶体管Tr2，该置位晶体管Tr2的第1导通端子被施加对于单位电路的输入信号INa，该置位晶体管Tr2的第2导通端子与第1节点连接；对置位晶体管Tr2的控制端子切换地施加导通电位和截止电位的置位控制部(晶体管Tr6、Tr7)；和第2初始化晶体管Trc，该第2初始化晶体管Trc的第1导通端子与置位晶体管Tr2的控制端子连接，该第2初始化晶体管Trc的第2导通端子与第2输入端子INb连接，该第2初始化晶体管Trc的控制端子被提供初始化信号INIT。第2输入信号INb，在对第1节点施加导通电位的期间的至少一部分，成为与输出晶体管Tr1的控制端子相同电平的导通电位。

通过在初始化时将输入信号INb控制为截止电平，能够将置位晶体管Tr2控制为截止状态，将输入信号INa和第1节点电分离，将输出晶体管Tr1可靠地控制为截止状态。另外，通过在对第1节点施加导通电位的期间的至少一部分，将第2初始化晶体管Trc的第2导通端子的电位控制为与第1节点相同电平的导通电位，能够使第2初始化晶体管Trc的导通端子间被施加高电压的时间变短。

另外，通过耐压用晶体管Tr17的作用，在输出具有导通电位的时钟信号时，第1节点的电位不会从由输出控制部施加的导通电位变化。因此，能够防止对与第1节点连接的晶体管Tr2、Tr3、Tra的端子间施加高电压。

(第11实施方式)

本发明的第11实施方式的移位寄存器具有图14所示的结构。本实施方式的移位寄存器具备图38所示的单位电路23a或图39所示的单位电路23b代替单位电路21。单位电路23a是从单位电路21a(图15)删除电容C1，将晶体管Tr7的栅极端子的连接目的地变更为输出端子OUT而得到的。单位电路23b是在单位电路23a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。

本实施方式的移位寄存器的信号波形图与图18所示的信号波形图相同。在时刻t4之前，单位电路23a、23b与单位电路21a同样地动作。当在时刻t4时钟信号CKA从低电平变化为高电平时，在时刻t4以后，时钟信号CKA的高电平电位作为输出信号OUT被输出。另外，当输出信号OUT成为高电平时，晶体管Tr7导通。此时输入信号INb为低电平，因此，节点n2的电位下降而成为低电平(节点n2的放电)。因此，晶体管Tr2截止。

在单位电路21a中，晶体管Tr7的栅极端子与时钟端子CKA连接。与此相对，在单位电路23a、23b中，晶体管Tr7的栅极端子与输出端子OUT连接。输出信号OUT变化的频率比时钟信号CKA变化的频率小。因此，根据本实施方式的移位寄存器，能够减少附随于晶体管Tr7的栅极端子的寄生电容的充放电，削减消耗电力。

(第12实施方式)

图40是表示本发明的第12实施方式的移位寄存器的结构的框图。图40所示的移位寄存器40通过将n个单位电路41多级连接而构成。单位电路41具有时钟端子CKA、CKB、输入端子INa、初始化端子INIT和输出端子OUT。从外部对移位寄存器40供给触发脉冲STa、4相的时钟信号CK1～CK4和初始化信号INIT。时钟信号CK1～CK4和初始化信号INIT与第5实施方式的移位寄存器20(图14)同样地被提供给各端子。触发脉冲STa被提供给第1级的单位电路41的输入端子INa。单位电路41的输出信号OUT作为输出信号O1～On被输出至外部，并且被提供给下一级的单位电路41的输入端子INa。

单位电路41使用图41所示的单位电路41a或图42所示的单位电路41b。单位电路41a是从单位电路21a(图15)删除电容C1，将晶体管Tr6的栅极端子和漏极端子以及晶体管Tr7、Trc的源极端子的连接目的地变更为时钟端子CKB而得到的。单位电路41b是在单位电路41a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。

图43是移位寄存器60的信号波形图。图43所示的信号波形图，除了输入信号INb的电位的变化被删除、和在时刻t7以后节点n2的电位周期性地成为规定电平(VDD-Vth)以外，与图18所示的信号波形图相同。在时刻t1之前，节点n1、n2的电位和输出信号OUT为低电平。当在时刻t1时钟信号CKB变化为高电平时，晶体管Tr6导通，从时钟端子CKB向节点n2流动通过晶体管Tr6的电流，节点n2的电位上升(节点n2的充电)。从时刻t1起经过一段时间后，晶体管Tr2、Tr3均成为导通状态。

当在时刻t2输入信号INa变化为高电平时，进行节点n1的充电和节点n2的提升。当在时刻t3时钟信号CKB变化为低电平时，晶体管Tr3截止。在晶体管Tr3截止后，节点n1、n2的电位也不变化，晶体管Tr1也保持导通状态。在时刻t3～t7，单位电路41a、41b与单位电路21a同样地进行动作。

当在时刻t7时钟信号CKB变化为高电平时，晶体管Tr3导通，进行节点n1的放电。另外，在时刻t7，晶体管Tr6导通。因此，从时钟端子CKB向节点n2流动通过晶体管Tr6的电流，节点n2的电位上升。在时刻t7以后，节点n2的电位在时钟信号CKB变化为高电平时变化为(VDD-Vth)，在时钟信号CKA变化为高电平时变化为低电平。

不需要对移位寄存器40供给触发脉冲STb，不需要对单位电路41a、41b提供当前级之前的第二级的单位电路41a、41b的输出信号OUT。因此，根据本实施方式的移位寄存器40，能够减少单位电路间的配线，减少电路的布局面积。

(第13实施方式)

本发明的第13实施方式的移位寄存器具有图40所示的结构。但是，本实施方式的移位寄存器具备图44所示的单位电路42a或图45所示的单位电路42b代替单位电路41。单位电路42a是在单位电路41a(图41)中将晶体管Tr7的栅极端子的连接目的地变更为输出端子OUT而得到的。单位电路42b是在单位电路42a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。

图46是本实施方式的移位寄存器的信号波形图。图46所示的信号波形图，除了节点n2的电位的变化以外，与图18所示的信号波形图相同。在时刻t2之前，节点n1的电位和输出信号OUT为低电平，节点n2的电位为(VDD-Vth)，节点n2为浮置状态，晶体管Tr2为导通状态。

当在时刻t2输入信号INa变化为高电平时，进行节点n1的充电和节点n2的提升。当在时刻t3时钟信号CKB变化为低电平时，晶体管Tr3截止。在晶体管Tr3截止后，节点n1、n2的电位也不变化，晶体管Tr1、Tr2也保持导通状态。当在时刻t4时钟信号CKA从低电平变化为高电平时，进行节点n1的提升，没有阈值下降的高电平电位VDD作为输出信号OUT被输出。另外，当输出信号OUT成为高电平时，晶体管Tr7导通。此时时钟信号CKB为低电平，因此，节点n2的电位下降而成为低电平(节点n2的放电)。因此，晶体管Tr2截止。

在时刻t5，输入信号INa变化为低电平。此时晶体管Tr2、Tr3为截止状态，因此，节点n1、n2的电位不变化。当在时刻t6时钟信号CKA变化为低电平时，输出信号OUT变化为低电平，晶体管Tr7截止。另外，节点n1的提升结束，因此，节点n1的电位下降至高电平电位VDD。当在时刻t7时钟信号CKB变化为高电平时，进行节点n1的放电。另外，在时刻t7晶体管Tr6导通，因此，节点n2的电位上升而成为(VDD-Vth)(节点n2的充电)。

根据本实施方式的移位寄存器，与第11实施方式同样，能够减少附随于晶体管Tr7的栅极端子的寄生电容的充放电，削减消耗电力。另外，节点n2的放电仅在输出信号OUT为高电平时进行。因此，根据本实施方式的移位寄存器，能够减少附随于节点n2的寄生电容的充放电，削减消耗电力。

(第14实施方式)

图47是表示本发明的第14实施方式的移位寄存器的结构的框图。图47所示的移位寄存器50是将n个单位电路51多级连接，并在其前一级连接伪单位电路52而得到的。单位电路51具有时钟端子CKA、CKB、输入端子INa、INb、初始化端子INIT和输出端子OUT。伪单位电路52具有时钟端子CKA、CKB、输入端子INa、初始化端子INIT和输出端子OUT。例如，单位电路51使用单位电路22a(图35)，伪单位电路52使用单位电路41a(图41)。

从外部对移位寄存器50供给触发脉冲STa、4相的时钟信号CK1～CK4和初始化信号INIT。时钟信号CK1～CK4与第5实施方式的移位寄存器20(图14)同样地被提供给各端子。除此以外，时钟信号CK2被提供给伪单位电路52的时钟端子CKB，时钟信号CK4被提供给伪单位电路52的时钟端子CKA。触发脉冲STa被提供给伪单位电路52的输入端子INa和第1级的单位电路51的输入端子INb。初始化信号INIT被提供给n个单位电路51和伪单位电路52的初始化端子INIT。伪单位电路52的输出信号OUT不向外部输出，而被提供给第1级的单位电路51的输入端子INa和第2级的单位电路51的输入端子INb。单位电路51的输出信号OUT作为输出信号O1～On被输出至外部，并且被提供给下一级的单位电路51的输入端子INa和当前级之后的第二级的单位电路51的输入端子INb。

图48是移位寄存器50的时序图。如图48所示，触发脉冲STa和时钟信号CK1～CK4以与第5实施方式相同的时序变化(参照图17)。伪单位电路52的输出信号OUT(以下称为伪输出信号Odmy)成为使触发脉冲STa延迟时钟信号CK1的1/4周期而得到的信号。触发脉冲STa和伪输出信号Odmy分别具有与第5实施方式的移位寄存器20中的触发脉冲STb、STa相同的作用。

这样，移位寄存器50具备输出使触发脉冲STa延迟时钟信号的1/4周期而得到的信号的伪单位电路52。因此，对移位寄存器50供给的触发脉冲可以为1个。因此，根据本实施方式的移位寄存器50，能够与供给触发脉冲的输入端子和输送触发脉冲的配线的量相应地减少布局面积。

(第15实施方式)

图49是表示本发明的第15实施方式的移位寄存器的结构的框图。图49所示的移位寄存器60通过将n个单位电路61和2个伪单位电路62、63多级连接而构成。单位电路61具有时钟端子CKA、CKB、输入端子INa、INb、初始化端子INIT、重置端子R和输出端子OUT。伪单位电路62、63具有时钟端子CKA、CKB、输入端子INa、INb、初始化端子INIT和输出端子OUT。

从外部对移位寄存器60供给触发脉冲STa、STb、4相的时钟信号CK1～CK4和初始化信号INIT。触发脉冲STa、STb和时钟信号CK1～CK4与第5实施方式的移位寄存器20(图14)同样地被提供给各端子。除此以外，时钟信号CK1～CK4分别被提供给伪单位电路62的时钟端子CKA、伪单位电路63的时钟端子CKA、伪单位电路62的时钟端子CKB和伪单位电路63的时钟端子CKB。初始化信号INIT被提供给n个单位电路61和伪单位电路62、63的初始化端子INIT。单位电路61的输出信号OUT作为输出信号O1～On被输出至外部，并且被提供给下一级的单位电路61(或伪单位电路62)的输入端子INa、当前级之后的第二级的单位电路61(或伪单位电路62、63)的输入端子INb和当前级之前的第二级的单位电路61的重置端子R。伪单位电路62的输出信号OUT(以下称为伪输出信号Odmy1)被提供给伪单位电路63的输入端子INa和第(n-1)级的单位电路61的重置端子R。伪单位电路63的输出信号OUT(以下称为伪输出信号Odmy2)，被提供给第n级的单位电路61的重置端子R。

单位电路61使用图50所示的单位电路61a或图51所示的单位电路61b。单位电路61a是在单位电路42a(图44)中将晶体管Tr3的栅极端子的连接目的地变更为重置端子R而得到的。单位电路61b是在单位电路61a中将晶体管Tra的源极端子的连接目的地变更为时钟端子CKA而得到的。伪单位电路62使用不具有重置端子R的单位电路(例如单位电路42a)。

在移位寄存器60中，使用当前级之后的第二级的单位电路61的输出信号OUT被提供给栅极端子的晶体管Tr3，进行节点n1的放电。为了对第(n-1)级和第n级的单位电路61提供当前级之后的第二级的单位电路61的输出信号OUT，移位寄存器60具备伪单位电路62、63。对第(n-1)级的单位电路61的晶体管Tr3的栅极端子提供伪输出信号Odmy1。对第n级的单位电路61的晶体管Tr3的栅极端子提供伪输出信号Odmy2。

图52是移位寄存器60的信号波形图。图52所示的信号波形图是在图18所示的信号波形图中增加重置信号R的变化而得到的。输出信号OUT在时刻t4变化为高电平，在时刻t6变化为低电平。从该时刻延迟时钟信号CK1的半周期，重置信号R在时刻t7变化为高电平，在时刻t8变化为低电平。当在时刻t6时钟信号CKA变化为低电平时，节点n1的提升结束，节点n1的电位下降至高电平电位VDD。当在时刻t7重置信号R变化为高电平时，晶体管Tr3导通，节点n1的电位下降而成为低电平(节点n1的放电)。

在单位电路42a中，在时钟信号CKB为高电平时，晶体管Tr3导通，进行节点n1的放电。与此相对，在单位电路61a、61b中，在重置信号R为高电平时，晶体管Tr3导通，进行节点n1的放电。重置信号R变化的频率比时钟信号CKB变化的频率小。因此，根据本实施方式的移位寄存器60，能够减少附随于晶体管Tr3的栅极端子的寄生电容的充放电，削减消耗电力。

本实施方式的移位寄存器60，能够构成图53所示的变形例。图53所示的移位寄存器64通过将(n+2)个单位电路61多级连接而构成。第(n+1)级和第(n+2)级的单位电路61作为伪单位电路起作用。从外部对移位寄存器64供给触发脉冲STa、STb、4相的时钟信号CK1～CK4、初始化信号INIT和重置信号R。重置信号R被提供给第(n+1)级和第(n+2)级的单位电路61的重置端子R。这以外的信号与移位寄存器60同样地被提供给各端子。

在移位寄存器64中，与移位寄存器60同样，使用当前级之后的第二级的单位电路61的输出信号OUT被提供给栅极端子的晶体管Tr3，进行节点n1的放电。为了对第(n-1)级和第n级的单位电路61提供当前级之后的第二级的单位电路61的输出信号OUT，移位寄存器64具备第(n+1)级和第n级的单位电路61。对第(n-1)级的单位电路61的晶体管Tr3的栅极端子，提供第(n+1)级的单位电路61的输出信号OUT(以下称为伪输出信号Odmy1)。对第n级的单位电路61的晶体管Tr3的栅极端子，提供第(n+2)级的单位电路61的输出信号OUT(以下称为伪输出信号Odmy2)。

图54是移位寄存器64的时序图。如图54所示，伪输出信号Odmy1在第n级的单位电路61的输出信号OUT成为高电平后的时钟信号CK1的高电平期间成为高电平。伪输出信号Odmy2在伪输出信号Odmy1成为高电平后的时钟信号CK2的高电平期间成为高电平。重置信号R在伪输出信号Odmy2的高电平期间后成为高电平。当重置信号R成为高电平时，在第(n+1)级和第n级的单位电路61中，晶体管Tr3导通，节点n1的电位成为低电平。

在移位寄存器64中也与移位寄存器60同样，能够减少附随于晶体管Tr3的栅极端子的寄生电容的充放电，削减消耗电力。此外，也可以对移位寄存器64供给在初始化时和重置时成为高电平的控制信号，代替初始化信号INIT和重置信号R。在该情况下，可以从单位电路61删除晶体管Tr3、Tra中的一个。

(第16实施方式)

本发明的第16实施方式的移位寄存器具有图49或图53所示的结构。本实施方式的移位寄存器具备图55所示的单位电路65a或图56所示的单位电路65b代替单位电路61。单位电路65a是在单位电路61a(图50)增加晶体管Tr18而得到的。晶体管Tr18的漏极端子与输出端子OUT连接，晶体管Tr18的源极端子被施加低电平电位VSS，晶体管Tr18的栅极端子与重置端子R连接。本实施方式的移位寄存器的信号波形图与第15实施方式的信号波形图相同。

在单位电路21a(图15)中，在输出信号OUT成为低电平前晶体管Tr1截止的情况下，输出信号OUT不成为低电平而成为中间电位。单位电路61a为了使输出信号OUT成为低电平，包含栅极端子与时钟端子CKB连接的晶体管Tr4。但是，当为了使输出信号OUT可靠地成为低电平而使晶体管Tr4的尺寸变大时，消耗电力增大。为了解决该问题，单位电路65a、65b包含栅极端子与重置端子R连接的晶体管Tr18。

在单位电路65a、65b中，当重置信号R成为高电平时，晶体管Tr18导通，因此，输出信号OUT可靠地成为低电平。因此，在单位电路65a、65b中，不需要使晶体管Tr18的尺寸变大。另外，输出信号OUT变化的频率比时钟信号CKB变化的频率小。因此，即使使晶体管Tr18的尺寸变大，也不会像使晶体管Tr4变大时那样使消耗电力增大。因此，根据本实施方式的移位寄存器，能够不使消耗电力增大而可靠地使输出信号OUT成为低电平。

另外，晶体管Tr4基于时钟信号CKB周期性地导通。因此，即使由于晶体管Tr1的漏电流等导致输出信号OUT的电位上升，也能够使用晶体管Tr4使输出信号OUT的电位周期性地成为低电平。此外，单位电路65a、65b包含晶体管Tr4、Tr18，但是只要包含晶体管Tr18，则不一定需要包含晶体管Tr4。

以下，对具备本发明实施方式的移位寄存器的显示装置的例子进行说明。图57是表示具备本发明实施方式的移位寄存器的液晶显示装置的第1结构例的框图。图57所示的液晶显示装置包括n个扫描线GL1～GLn、m个(m为2以上的整数)数据线SL1～SLm、(m×n)个像素电路101、数据线驱动电路111和移位寄存器121、122。

扫描线GL1～GLn相互平行地配置，数据线SL1～SLm以与扫描线GL1～GLn正交的方式相互平行地配置。(m×n)个像素电路101与扫描线GL1～GLn和数据线SL1～SLm的交点对应地配置。像素电路101包含晶体管Tw、液晶电容Clc和辅助电容Ccs。晶体管Tw的栅极端子与1个扫描线连接，晶体管Tw的源极端子与1个数据线连接。以下，将像素电路101的配置区域称为区域A。

数据线驱动电路111沿区域A的一边(在图57中为上边)配置。数据线驱动电路111与数据线SL1～SLm的一端(在图57中为上端)连接，驱动数据线SL1～SLm。

移位寄存器121、122分别具有n个输出端子O1～On，作为扫描线驱动电路起作用。移位寄存器121、122例如使用第1～第4和第6～第9实施方式的移位寄存器。移位寄存器121、122使用相同的电路，被供给相同的信号。移位寄存器121沿区域A的一边(在图57中为左边)配置，移位寄存器122沿区域A的相对的边(在图57中为右边)配置。移位寄存器121的输出端子O1～On分别与扫描线GL1～GLn的一端(在图57中为左端)连接。移位寄存器121从一端侧驱动扫描线GL1～GLn。移位寄存器122的输出端子O1～On分别与扫描线GL1～GLn的另一端(在图57中为右端)连接。移位寄存器122从另一端侧驱动扫描线GL1～GLn。这样，在图57所示液晶显示装置中，扫描线GL1～GLn使用2个移位寄存器121、122从两侧被驱动。

图58是表示具备本发明实施方式的移位寄存器的液晶显示装置的第2结构例的框图。图58所示的液晶显示装置是在图57所示的液晶显示装置中将移位寄存器121、122分别置换为移位寄存器123、124而得到的。移位寄存器123、124分别具有n个输出端子O1～On，作为扫描线驱动电路起作用。移位寄存器123、124例如使用第5和第10～第16的实施方式的移位寄存器。

此外，图57和图58所示的液晶显示装置，使用沿区域A的相对的2边配置的2个移位寄存器，从两侧驱动扫描线GL1～GLn。具备本发明实施方式的移位寄存器的液晶显示装置，也可以代替该结构而使用沿区域A的一边配置的1个移位寄存器，从单侧驱动扫描线GL1～GLn。

图59是表示具备本发明实施方式的移位寄存器的液晶显示装置的第3结构例的框图。图59所示的液晶显示装置包括2n个扫描线GL1～GL2n、m个数据线SL1～SLm、(m×2n)个像素电路101、数据线驱动电路111和移位寄存器121、122。扫描线GL1～GL2n、数据线SL1～SLm、(m×2n)个像素电路101和数据线驱动电路111与图57所示的液晶显示装置同样地配置。

移位寄存器121、122使用相同的电路，除了初始化信号INIT以外被提供不同的信号。移位寄存器121、122例如使用第1～第4和第6～第9实施方式的移位寄存器。移位寄存器121的输出端子O1～On分别与第奇数个扫描线GL1、GL3、……、GL2n-1的一端(在图59中为左端)连接。移位寄存器121从一端侧驱动第奇数个扫描线GL1、GL3、……、GL2n-1。移位寄存器122的输出端子O1～On分别与第偶数个扫描线GL2、GL4、……、GL2n的另一端(在图59中为右端)连接。移位寄存器122从另一端侧驱动第偶数个扫描线GL2、GL4、……、GL2n。这样，在图59所示的液晶显示装置中，第奇数个扫描线GL1、GL3、……、GL2n-1使用移位寄存器121从一端侧被驱动，第偶数个扫描线GL2、GL4、……、GL2n使用移位寄存器122从另一端侧被驱动。

图60是图59所示的液晶显示装置的时序图。被供给至移位寄存器121的时钟信号CK1L以规定的周期成为高电平和低电平。但是，时钟信号CK1L的高电平期间比时钟信号CK1L的1/4周期短。时钟信号CK2L是使时钟信号CK1L延迟半周期而得到的信号。被供给至移位寄存器122的时钟信号CK1R、CK2R分别是使时钟信号CK1L延迟1/4周期和3/4周期而得到的信号。被供给至移位寄存器121的触发脉冲STL在移位开始时在时钟信号CK2R的高电平期间成为高电平。被供给至移位寄存器122的触发脉冲STR是使触发脉冲STL延迟时钟信号CK1L的1/4周期而得到的信号。移位寄存器121的输出信号O1的高电平期间，从触发脉冲STL的高电平期间延迟时钟信号的1/4周期。移位寄存器121的输出信号O2～On的高电平期间，分别从移位寄存器121的输出信号O1～On-1的高电平期间延迟时钟信号的半周期。移位寄存器122的输出信号O1的高电平期间，从移位寄存器121的输出信号O1的高电平期间延迟时钟信号的1/4周期。移位寄存器122的输出信号O2～On的高电平期间，分别从移位寄存器122的输出信号O1～On-1的高电平期间延迟时钟信号的半周期。因此，如图60所示，扫描线GL1～GL2n的电位各延迟时钟信号的1/4周期而以升序成为高电平。

图61是表示具备本发明实施方式的移位寄存器的液晶显示装置的第4结构例的框图。图61所示的液晶显示装置是在图59所示的液晶显示装置中将移位寄存器121、122分别置换为移位寄存器123、124而得到的。移位寄存器123、124使用相同的电路，除了初始化信号INIT以外被提供不同的信号。移位寄存器123、124例如使用第5和第10～第16实施方式的移位寄存器。

图62是图61所示的液晶显示装置的时序图。被供给至移位寄存器123的触发脉冲STaL、STbL和时钟信号CK1L～CK4L分别以与图17所示的触发脉冲STa、STb和时钟信号CK1～CK4相同的时序变化。被供给至移位寄存器124的触发脉冲STaR、STbR和时钟信号CK1R～CK4R，与被供给至移位寄存器123的信号相比延迟时钟信号的1/8周期而变化。移位寄存器123的输出信号O1的高电平期间，从触发脉冲STaL的高电平期间延迟时钟信号的1/4周期。移位寄存器123的输出信号O2～On的高电平期间，分别从移位寄存器123的输出信号O1～On-1的高电平期间延迟时钟信号的1/4周期。移位寄存器124的输出信号O1的高电平期间，从移位寄存器123的输出信号O1的高电平期间延迟时钟信号的1/8周期。移位寄存器124的输出信号O2～On的高电平期间，分别从移位寄存器124的输出信号O1～On-1的高电平期间延迟时钟信号的1/4周期。因此，如图62所示，扫描线GL1～GL2n的电位各延迟时钟信号的1/8周期而以升序成为高电平。

根据以上所示的液晶显示装置，通过使用第1～第16实施方式的移位寄存器作为扫描线驱动电路，能够在动作时不对初始化晶体管的导通端子间施加高电压而进行扫描线驱动电路的初始化。另外，在图57和图58所示的液晶显示装置中，需要在与1个扫描线的宽度对应的区域配置1个移位寄存器的单位电路。而在图59和图61所示的液晶显示装置中，在与2个扫描线的宽度对应的区域配置1个移位寄存器的单位电路即可。因此，根据图59和图61所示的液晶显示装置，能够使在像素电路的配置区域的外周部分设置的移位寄存器的布局区域的宽度变小。另外，根据图57和图58所示的液晶显示装置，通过从两侧驱动扫描线GL1～GLn，与从单侧驱动的情况相比，能够使输出信号的钝化进一步变小。

如以上所示，根据本发明的移位寄存器，通过将初始化晶体管的第2导通端子，与在初始化时具有截止电位、并且在输出具有导通电位的时钟信号时具有与时钟信号相同的电平的导通电位的节点连接，能够在动作时不对初始化晶体管的导通端子间施加高电压而进行初始化。

此外，关于以上说明的移位寄存器，能够将多个单位电路的特征在不违反其性质的范围内任意组合而构成各种变形例的移位寄存器。例如，可以从包含耐压用晶体管的单位电路去除耐压用晶体管，将得到的单位电路多级连接而构成移位寄存器。或者，可以在不包含耐压用晶体管的单位电路中增加耐压用晶体管，将得到的单位电路多级连接而构成移位寄存器。另外，对于包含耐压用晶体管的单位电路，可以将初始化晶体管的导通端子与输出晶体管的控制端子连接，也可以将初始化晶体管的导通端子与耐压用晶体管的第1导通端子连接。

产业上的可利用性

本发明的移位寄存器具有能够防止初始化晶体管的劣化和破坏的特征，因此，能够利用于显示装置的驱动电路等各种电路。

符号说明

10、20、30、40、50、60、64、121～124……移位寄存器

1、11～17、21～23、31、41、42、51、61、65……单位电路

2……输出控制部

32……扫描切换电路

52、62、63……伪单位电路

Tr1～Tr7、Tr11～Tr18、Tr21～Tr26、Tr31～Tr38、Tra～Trc、Trp1、Trp4、Trp11～Trp16、Trpa、Trpb、Trpd……晶体管

Claims (9)

1.一种移位寄存器，其具有将多个单位电路多级连接的结构，该移位寄存器的特征在于：

所述单位电路包括：

输出晶体管，该输出晶体管的第1导通端子与用于输入时钟信号的时钟端子连接，该输出晶体管的第2导通端子与用于输出所述时钟信号的输出端子连接；

输出控制部，该输出控制部对所述输出晶体管的控制端子切换地施加导通电位和截止电位；和

初始化晶体管，该初始化晶体管的第1导通端子与所述输出晶体管的控制端子连接，该初始化晶体管的控制端子被提供初始化信号，

所述初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在从所述输出端子输出具有导通电位的时钟信号时具有与所述时钟信号相同的电平的导通电位的节点连接。

2.一种移位寄存器，其具有将多个单位电路多级连接的结构，该移位寄存器的特征在于：

所述单位电路包括：

输出晶体管，该输出晶体管的第1导通端子与用于输入时钟信号的时钟端子连接，该输出晶体管的第2导通端子与用于输出所述时钟信号的输出端子连接；

耐压用晶体管，该耐压用晶体管的第1导通端子与第1节点连接，该耐压用晶体管的第2导通端子与所述输出晶体管的控制端子连接，该耐压用晶体管的控制端子被固定地施加导通电位；

输出控制部，该输出控制部对所述第1节点切换地施加导通电位和截止电位；和

初始化晶体管，该初始化晶体管的第1导通端子与所述第1节点或所述输出晶体管的控制端子连接，该初始化晶体管的控制端子被提供初始化信号，

所述初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在从所述输出端子输出具有导通电位的时钟信号时具有与所述时钟信号相同的电平的导通电位的节点连接。

3.如权利要求1或2所述的移位寄存器，其特征在于：

所述初始化晶体管的第2导通端子与所述输出端子连接。

4.如权利要求3所述的移位寄存器，其特征在于：

所述单位电路还包括输出初始化晶体管，该输出初始化晶体管的第1导通端子与所述输出端子连接，该输出初始化晶体管的第2导通端子被固定地施加截止电位，该输出初始化晶体管的控制端子被提供所述初始化信号。

5.如权利要求1或2所述的移位寄存器，其特征在于：

所述初始化晶体管的第2导通端子与所述时钟端子连接。

6.如权利要求1所述的移位寄存器，其特征在于：

所述输出控制部包括：

置位晶体管，该置位晶体管的第1导通端子被提供对于所述单位电路的输入信号，该置位晶体管的第2导通端子与所述输出晶体管的控制端子连接；

置位控制部，该置位控制部对所述置位晶体管的控制端子切换地施加导通电位和截止电位；和

第2初始化晶体管，该第2初始化晶体管的第1导通端子与所述置位晶体管的控制端子连接，该第2初始化晶体管的控制端子被提供所述初始化信号，

所述第2初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在所述输出晶体管的控制端子被施加导通电位的期间的至少一部分具有与所述输出晶体管的控制端子相同的电平的导通电位的节点连接。

7.如权利要求2所述的移位寄存器，其特征在于：

所述输出控制部包括：

置位晶体管，该置位晶体管的第1导通端子被提供对于所述单位电路的输入信号，该置位晶体管的第2导通端子与所述第1节点连接；

置位控制部，该置位控制部对所述置位晶体管的控制端子切换地施加导通电位和截止电位；和

第2初始化晶体管，该第2初始化晶体管的第1导通端子与所述置位晶体管的控制端子连接，该第2初始化晶体管的控制端子被提供所述初始化信号，

所述第2初始化晶体管的第2导通端子与在初始化时具有截止电位、并且在所述第1节点被施加导通电位的期间的至少一部分具有与所述第1节点相同的电平的导通电位的节点连接。

8.如权利要求6或7所述的移位寄存器，其特征在于：

所述第2初始化晶体管的第2导通端子与用于输入对于所述单位电路的第2输入信号的第2输入端子连接。

9.一种显示装置，其特征在于，包括：

相互平行地配置的多个扫描线；

以与所述扫描线正交的方式相互平行地配置的多个数据线；

与所述扫描线和所述数据线的交点对应地配置的多个像素电路；和

作为驱动所述扫描线的扫描线驱动电路的权利要求1或2所述的移位寄存器。