CN103490777A - 低杂散频率合成器 - Google Patents

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本发明涉及数字通信技术领域，公开了一种低杂散频率合成器。所述频率合成器包括：参考时钟电路和锁相环电路；其中，所述参考时钟电路包括依次串接的DDS、混频器和第一分频器；所述混频器将DDS的输出信号进行混频；所述第一分频器经过分频将所述混频后的信号频率降低，输出给所述频率合成电路作为参考信号；所述锁相环电路利用参考时钟电路送来的所述参考信号控制环路内部振荡信号的频率和相位，输出指定的宽带信号。本发明的技术方案相比传统的频率合成器在输出频率相同时，其杂散抑制指标得到明显改善，并且可以方便灵活地实现指定频率和带宽的宽带信号。

Description

低杂散频率合成器
技术领域
本发明涉及数字通信技术领域，特别涉及一种低杂散频率合成器。
背景技术
现代的通信***和雷达***，对频率合成器杂散抑制指标的要求日益提高。频率合成器的杂散抑制度将直接影响接收机的灵敏度，这其中尤其是频率合成器的近端杂散，对接收机的影响更是巨大。
为了实现低杂散的宽带频率合成器，同时又要满足***对相位噪声以及频率步进的要求，传统的实现方式是将DDS（Direct Digital Synthesizer，直接数字式频率合成器）的输出信号作为PLL（Phase Locked Loop，锁相环）的参考信号，激励PLL产生所需频率，如图1所示（其中PLL由鉴相器、环路滤波器和压控振荡器VCO组成）。以这种方式实现的频率合成器，其输出信号近端杂散的抑制度主要取决于DDS的近端杂散抑制度和锁相环的反馈分频比N的大小，用公式表示为：SPSYNTH=SPDDS＋20lgN，其中SPSYNTH为频率合成器输出信号的近端杂散抑制度，单位为-dBc，SPDDS为DDS的近端杂散抑制度，单位同样为-dBc。由该式可以看出，图1所示的方案，其近端杂散抑制度是在DDS近端杂散抑制度的基础上恶化20lgN。在输出信号频率确定的情况下，以这种方式要获得低杂散就需要提高鉴相频率FPFD从而降低N或降低DDS近端杂散。
但是，采用上述现有方式同样存在一些明显的缺点：提高鉴相频率则需要提高DDS的输出频率，而对于同一款DDS，其输出频率越高，近端杂散也就越差，因此这种方式对杂散的改善程度是很有限的；同样，要降低DDS的近端杂散，对于同一款DDS来说，只有提高DDS的***时钟频率，但是DDS***时钟频率的提高也是有限的，并且***时钟越高的DDS芯片成本也越高。
发明内容
针对现有技术的上述缺陷，本发明所要解决的技术问题是如何快捷高效地降低DDS的近端杂散。
为解决上述技术问题，本发明提供了一种低杂散频率合成器，所述频率合成器包括：参考时钟电路和频率合成锁相环电路；其中，
所述参考时钟电路包括依次串接的DDS、混频器和第一分频器；所述混频器将DDS的输出信号进行混频；所述第一分频器经过分频将所述混频后的信号频率降低，输出给所述频率合成电路作为参考信号；
所述锁相环电路利用参考时钟电路送来的所述参考信号控制环路内部振荡信号的频率和相位，输出指定的宽带信号。
优选地，所述参考时钟电路中还包括晶振、点频源和第二分频器；其中，
所述晶振的输出端耦接所述点频源的输入端；
所述点频源的输出端同时耦接所述DDS和所述第二分频器的输入端；
所述第二分频器的输出端耦接所述混频器的本振信号输入端。
优选地，所述锁相环电路中包括鉴相器、环路滤波器和压控振荡器；其中，
所述鉴相器的输入端与所述参考时钟电路的输出端耦接，所述鉴相器的反馈信号输入端与所述压控振荡器的输出端耦接；
所述环路滤波器的输入端与所述鉴相器的输出端耦接，所述环路滤波器的输出端耦接所述压控振荡器的输入端；
所述压控振荡器的输出端同时作为所述低杂散频率合成器的输出端和所述鉴相器的的反馈信号输入端。
优选地，所述分频器为分频比数字可控的分频器。
优选地，所述第一分频器和所述第二分频器具有不同的分频比。
优选地，所述第一分频器的分频比高于所述第二分频器。
优选地，所述第一分频器的分频比在20以上，所述第二分频器的分频比在5以下。
优选地，所述混频器还同时对所述DDS的输出信号进行滤波。
优选地，所述进行混频为进行上变频。
优选地，所述宽带信号的频率位于L波段到K波段之间。
与现有技术相比，本发明所述的低杂散频率合成器在输出频率相同时，其杂散抑制指标得到明显改善，以较低的成本和复杂度极大地改善了输出信号的近端杂散，实现了低杂散、小步进的信号输出。
附图说明
图1是现有技术中频率合成器的结构示意图。
图2是本发明的一个实施例所述的低杂散频率合成器的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例为实施本发明的较佳实施方式，所述描述是以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围应当以权利要求所界定者为准，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
传统的利用DDS激励PLL的方式实现的宽带频率合成器，要么依靠提高DDS的输出频率，要么依靠提高DDS的***时钟频率，各种方式对近端杂散的改善都很有限，其效果并不是很理想。在本发明的实施例中，通过研究发现信号分频可以改善信号杂散抑制特性，利用这一原理，将DDS输出信号经过变频变到一个较高的频率，再对该信号进行分频，从而进一步改善DDS输出信号的近端杂散抑制。
参见图2，在本发明的一个实施例中，通过信号分频方式实现了一个C波段、小步进、低杂散的宽带频率源。在图2的实施例中，低杂散频率合成器包括：参考时钟电路和锁相环电路；其中，参考时钟电路包括依次串接的DDS、混频器及第一分频器，参考时钟电路中将DDS的输出信号通过混频，上变频到一个较高的频率，然后再经过分频将频率降低，以此作为锁相环电路的参考信号；锁相环电路利用参考时钟电路送来的参考信号控制环路内部振荡信号的频率和相位，最终输出指定的宽带信号。优选地，混频器还同时对DDS的输出信号进行滤波。
在图2中，参考时钟电路中还包括晶振、点频源和第二分频器；其中，晶振（晶体振荡器）用于产生稳定的初始信号，点频源将晶振信号转化为固定的输出频率提供给DDS（作为DDS的参考时钟信号）和第二分频器，第二分频器将点频源的输出频率分频后提供给混频器作为上变频的本振信号。优选地，第二分频器为二分频的分频器。由于DDS上变频的本振信号由DDS的参考时钟经过分频后产生，使得本发明的设备体积进一步减小，同时降低了设备成本。
此外，锁相环电路中包括：鉴相器、环路滤波器和压控振荡器VCO；其中，鉴相器对输入的参考信号和压控振荡器送来的反馈信号进行频率和相位的比较，输出一个代表两者差异的信号；环路滤波器将鉴相器输出的信号中的高频成分滤除，保留直流部分送至压控振荡器；压控振荡器输出一个频率由输入电压所控制的周期信号，压控振荡器输出的信号还同时被送回至鉴相器用于反馈。优选地，所述鉴相器为数字鉴相器。
本发明实现了输出信号的低杂散特性，关键在于采用了这种有别于传统方案的参考时钟电路。在传统方案中，参考时钟由DDS直接产生，其杂散抑制指标也由DDS的无杂散动态范围（也就是DDS的杂散抑制度）直接决定。而本发明采用的方案，参考时钟由DDS的输出信号经上变频和分频后产生，其杂散抑制指标在DDS无杂散动态范围的基础上有了极大的改善。
在本发明的一个优选实施例中，所采用的分频器为分频比数字可控的分频器，从而可以更加灵活地设置信号的分频方式，以便为混频器或PLL电路提供不同的本振信号或参考信号，从而灵活便捷地获得频率和/或范围不同的输出宽带信号，使得本发明的设备可以适用于更多的运用场合。优选地，第一和第二分频器具有不同的分频比；其中，第一分频器用于产生PLL电路的参考信号，具有较高的分频比；第二分频器用于产生混频器的本振信号，具有较低的分频比。更优选地，第一分频器的分频比在20以上，第二分频器的分频比在5以下。此外，最终输出的宽带信号的带宽由VCO输出信号带宽决定，一般可以达到一个甚至两个倍频程；宽带信号的频率也由VCO决定，通过选择不同型号的VCO，可以实现L波段到K波段的输出。典型地，选用Z-COMM公司生产的VCO，SMV1100C-LF型可以输出980MHz-1200MHz的L波段信号；SMV3400C-LF型可以输出3180-3430的S波段信号；SMV5550B-LF型可以输出5000MHz-6000MHz的C波段信号等等。
举例来说，第一分频器为20分频（将频率降为原频率的1/20）的分频器，第二分频器为二分频器时，选取VCO实现C波段的输出，获得频率为4GHz-8GHz的宽度信号。在该实施例中，由于DDS芯片的窄带无杂散动态范围可以达到-95dBc（假设使用的DDS型号为AD9914），因此经20分频后得到的频率合成器的参考时钟信号的近端杂散抑制可达到-95dBc-20lg20=-121dBc。相比用DDS直接产生的参考时钟信号，其杂散抑制提高了26dB。再经过频率合成电路，最终输出4GHz-8GHz的信号。按照最高输出频率8GHz计算，输出信号的近端杂散抑制可达-121dBc+20lg80=-83dBc。
本发明的技术方案相比传统的频率合成器在输出频率相同时，其杂散抑制指标得到明显改善，在实现低杂散、低相位噪声的同时，可以方便灵活地实现特定频率和带宽的宽带信号，以较低的成本和复杂度极大地改善了输出信号的近端杂散，实现了低杂散、小步进的信号输出。
上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (10)

1.一种低杂散频率合成器，其特征在于，所述频率合成器包括：参考时钟电路和频率合成锁相环电路；其中，
所述参考时钟电路包括依次串接的DDS、混频器和第一分频器；所述混频器将DDS的输出信号进行混频；所述第一分频器经过分频将所述混频后的信号频率降低，输出给所述频率合成电路作为参考信号；
所述锁相环电路利用参考时钟电路送来的所述参考信号控制环路内部振荡信号的频率和相位，输出指定的宽带信号。
2.如权利要求1所述的低杂散频率合成器，其特征在于，所述参考时钟电路中还包括晶振、点频源和第二分频器；其中，
所述晶振的输出端耦接所述点频源的输入端；
所述点频源的输出端同时耦接所述DDS和所述第二分频器的输入端；
所述第二分频器的输出端耦接所述混频器的本振信号输入端。
3.如权利要求1所述的低杂散频率合成器，其特征在于，所述锁相环电路中包括鉴相器、环路滤波器和压控振荡器；其中，
所述鉴相器的输入端与所述参考时钟电路的输出端耦接，所述鉴相器的反馈信号输入端与所述压控振荡器的输出端耦接；
所述环路滤波器的输入端与所述鉴相器的输出端耦接，所述环路滤波器的输出端耦接所述压控振荡器的输入端；
所述压控振荡器的输出端同时作为所述低杂散频率合成器的输出端和所述鉴相器的的反馈信号输入端。
4.如权利要求1或2所述的低杂散频率合成器，其特征在于，所述分频器为分频比数字可控的分频器。
5.如权利要求2所述的低杂散频率合成器，其特征在于，所述第一分频器和所述第二分频器具有不同的分频比。
6.如权利要求5所述的低杂散频率合成器，其特征在于，所述第一分频器的分频比高于所述第二分频器。
7.如权利要求6所述的低杂散频率合成器，其特征在于，所述第一分频器的分频比在20以上，所述第二分频器的分频比在5以下。
8.如权利要求1所述的低杂散频率合成器，其特征在于，所述混频器还同时对所述DDS的输出信号进行滤波。
9.如权利要求1所述的低杂散频率合成器，其特征在于，所述进行混频为进行上变频。
10.如权利要求1所述的低杂散频率合成器，其特征在于，所述宽带信号的频率位于L波段到K波段之间。
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