CN104467827A - 一种分数分频频率合成器杂散抑制方法 - Google Patents

Abstract

本发明属于频率合成器杂散抑制技术领域，特别涉及一种分数分频频率合成器杂散抑制方法。其步骤为：得出分数分频频率合成器输出频谱的杂散频率与分数分频频率合成器输出频谱的峰值的频率间隔Δf；设置可变分频器，根据分数分频频率合成器的所需输出频率，确定分数分频频率合成器的输出频率控制参数；如果Δf≥mf_L，则使用可变分频器对基准频率进行M分频，m为设定的自然数；如果0＜Δf＜mf_L，则使用可变分频器对基准频率进行M+1分频；分数分频频率合成器根据分数分频频率合成器的输出频率控制参数，输出所需频率。

Description

一种分数分频频率合成器杂散抑制方法

技术领域

本发明属于频率合成器杂散抑制技术领域，特别涉及一种分数分频频率合成器杂散抑制方法。

背景技术

在传统的单一整数锁相环(PLL)频率合成器中，锁相环输出的频率间隔与鉴相频率相等，要实现较精细的频率间隔，程序分频要增大，此时锁相环输出的相噪会恶化，而频率分辨率越高，则鉴相频率越低，环路进入锁定的暂态时间就越长。所以传统的单一整数PLL频率合成器是无法同时实现较高的频率分辨率和较快的频率转换时间的。分数分频频率合成器很好的解决了传统的单一整数锁相环高鉴相频率与高的频率分辨率不能同时实现的矛盾，也解决了传统的单一整数锁相环相位噪声和频率转换时间的矛盾，因此近年来分数分频频率合成器得到了广泛应用，分数分频频率合成器有以下三种实现方法：小数分频频率合成器、DDS(直接数字式频率合成)+PLL频率合成器、全数字式DDS频率合成器。然而，由于分数分频比实际上是不同时间段的整数分频比的平均分频比，所以这三种分数分频频率合成器都存在一个共同缺点：就是由于不同时段的分频比不一样，造成输出端中除过主频谱外，还存在杂散。

发明内容

本发明的目的在于提出一种分数分频频率合成器杂散抑制方法，本发明适用于所有与分数分频有关的频率合成器。具有杂散抑制彻底，线路简单的特点。

为实现上述技术目的，本发明采用如下技术方案予以实现。

一种分数分频频率合成器杂散抑制方法，其特征在于，所述分数分频频率合成器内具有环路滤波器，所述环路滤波器的带宽为f_L；所述分数分频频率合成器杂散抑制方法包括以下步骤：

得出分数分频频率合成器输出频谱的杂散频率与分数分频频率合成器输出频谱的峰值的频率间隔Δf；

在所述分数分频频率合成器的基准频率输入端设置一个可变分频器，所述可变分频器用于对基准频率进行M分频或M+1分频，并用于将分频后的信号输出至所述分数分频频率合成器中，M为大于1的自然数；根据分数分频频率合成器的所需输出频率，确定与所述可变分频器的分频系数相对应的分数分频频率合成器的输出频率控制参数；如果Δf≥mf_L，则使用可变分频器对基准频率进行M分频，并利用可变分频器将经M分频后的信号输出至所述分数分频频率合成器，m为设定的自然数；如果0＜Δf＜mf_L，则使用可变分频器对基准频率进行M+1分频，并利用可变分频器将经M+1分频后的信号输出至所述分数分频频率合成器；

分数分频频率合成器根据分数分频频率合成器的输出频率控制参数，输出所需频率。

本发明的特点和进一步改进在于：

所述分数分频频率合成器为小数分频频率合成器，所述小数分频频率合成器包括鉴相器、小数分频器、分频系数为整数R的参考分频器，所述参考分频器用于接收基准频率，所述参考分频器的输出端电连接鉴相器的一个输入端；所述鉴相器的输出端依次串接有环路滤波器和压控振荡器，所述压控振荡器的输出端在串接小数分频器之后电连接所述鉴相器的另一个输入端，所述压控振荡器用于输出所需频率；所述分数分频频率合成器的输出频率控制参数为所述小数分频频率合成器的分频系数；

在设置可变分频器之后，根据分数分频频率合成器的所需输出频率、参考分频器的分频系数，确定与所述可变分频器的分频系数相对应的小数分频频率合成器的分频系数；如果Δf≥mf_L，则使用可变分频器对基准频率进行M分频，并利用可变分频器将经M分频后的信号输出至所述分数分频频率合成器，m为设定的自然数，m的取值范围为25至35；如果0＜Δf＜mf_L，则使用可变分频器对基准频率进行M+1分频，并利用可变分频器将经M+1分频后的信号输出至所述分数分频频率合成器。

所述分数分频频率合成器包括鉴相器、直接数字式频率合成器、分频系数为整数R的参考分频器，所述参考分频器用于接收基准频率，所述参考分频器的输出端电连接鉴相器的一个输入端；所述鉴相器的输出端依次串接有环路滤波器和压控振荡器，所述压控振荡器的输出端在串接直接数字式频率合成器之后电连接所述鉴相器的另一个输入端，所述压控振荡器用于输出所需频率；所述分数分频频率合成器的输出频率控制参数为所述直接数字式频率合成器的生成频率；

在设置可变分频器之后，根据分数分频频率合成器的所需输出频率、参考分频器的分频系数，确定与所述可变分频器的分频系数相对应的直接数字式频率合成器的生成频率；如果Δf≥mf_L，则使用可变分频器对基准频率进行M分频，并利用可变分频器将经M分频后的信号输出至所述分数分频频率合成器，m为设定的自然数，m的取值范围为8至12；如果0＜Δf＜mf_L，则使用可变分频器对基准频率进行M+1分频，并利用可变分频器将经M+1分频后的信号输出至所述分数分频频率合成器。

所述分数分频频率合成器输出频谱的杂散频率与分数分频频率合成器输出频谱的峰值的频率间隔Δf为：

Δf＝K×(f_O mod f_D)

其中，K为正整数，f_O表示压控振荡器的输出频率，f_D表示鉴相器的鉴相频率，mod表示求余运算。

本发明的有益效果为：采用可变参考频率的方法抑制分数分频频率合成器的杂散，可实现全频段内良好的频谱质量，电路实现简单，只需对时钟频率进行适当调整，加入一级单片的双模前置分频器或可变分频器，由程序控制分频比就可实现。本发明具有普遍适用性。

附图说明

图1为小数分频频率合成器的电路原理框图；

图2为小数分频频率合成器的基准频率输入端设置可变分频器后的结构示意图；

图3为小数分频频率合成器的杂散抑制的流程示意图；

图4为直接数字式频率合成器的电路原理框图；

图5为直接数字式频率合成器进行杂散抑制时的结构示意图；

图6为DDS+PLL频率合成器的电路原理框图；

图7为DDS+PLL频率合成器进行杂散抑制时的结构框图；

图8为DDS+PLL频率合成器进行杂散抑制的流程示意图；

图9为直接数字式频率合成器的具体实施例的示意图；

图10a是输出频率为87MHz时未进行杂散抑制时的直接数字式频率合成器的输出频谱示意图；

图10b是输出频率为87MHz时进行杂散抑制后的直接数字式频率合成器的输出频谱示意图；

图11是输出频率为95.001MHz时未进行杂散抑制时的直接数字式频率合成器的输出频谱示意图；

图12是输出频率为95.001MHz时进行杂散抑制后的直接数字式频率合成器的输出频谱示意图。

具体实施方式

下面结合附图对本发明作进一步说明：

本发明实施例中，分数分频频率合成器为小数分频频率合成器、DDS(直接数字式频率合成)+PLL频率合成器或全数字式DDS频率合成器(直接数字式频率合成器)。下面分别针对分数分频频率合成器的这三种实现方式进行说明。

参照图1，为小数分频频率合成器的电路原理框图。小数分频频率合成器包括鉴相器、小数分频器、分频系数为整数R的参考分频器，参考分频器用于接收基准频率f_r，参考分频器的输出端电连接鉴相器的一个输入端；鉴相器的输出端依次串接有环路滤波器和压控振荡器，压控振荡器的输出端在串接小数分频器之后电连接所述鉴相器的另一个输入端，压控振荡器用于输出所需频率。

对于小数分频频率合成器，它是利用不同时段采用不同分频比的方法实现的，其小数分频比实际上是不同时间间隔的不同整数分频比的平均值，环路锁定时，小数分频器输出频率与鉴相频率并不相等，会产生随时间变化的相位误差，经环路滤波器后产生的控制电压对压控振荡器(VCO)进行周期性的调制，形成有规律的杂散。该杂散与分数分频频率合成器输出频谱的峰值(主频谱)的频率间隔Δf为：

Δf＝K×(f_O mod f_D)   (1)

其中，K为正整数，f_O表示压控振荡器的输出频率，f_D表示鉴相器的鉴相频率。f_Omodf_D为取f_O除以f_D的余数。如:f_D＝5MHz,f_O＝50.001MHz,则Δf_spur为1kHz的整数倍，即在偏离主频谱1kHz、2kHz、3kHz、…的频率上存在杂散。

杂散分布于分数分频频率合成器输出频谱的主频谱远端时，很容易被环路滤波器滤除，当杂散逐渐靠近分数分频频率合成器输出频谱的主频谱时，环路滤波器滤除越来越困难，经研究发现，当Δf≥30f_L时，(f_L为环路滤波器带宽)，杂散可以被滤波器基本滤除，当Δf＜30f_L并逐渐靠近分频频率合成器输出频谱的主频谱时杂散很难被滤除。因此，在本发明实施例中，在所述分数分频频率合成器的基准频率输入端设置一个可变分频器，所述可变分频器用于对基准频率进行M分频或M+1分频，并用于将分频后的信号输出至所述分数分频频率合成器中，M为大于1的自然数。

参照图2，为小数分频频率合成器的基准频率输入端设置可变分频器后的结构示意图。参照图3，为小数分频频率合成器的杂散抑制的流程示意图。本发明实施例中，在设置可变分频器之后，根据分数分频频率合成器的所需输出频率和参考分频器的分频系数，确定与所述可变分频器的分频系数相对应的小数分频器的分频系数。如果Δf≥30f_L，则使用可变分频器对基准频率进行M分频，并利用可变分频器将经M分频后的信号输出至所述分数分频频率合成器；如果0＜Δf＜30f_L，则使用可变分频器对基准频率进行M+1分频，并利用可变分频器将经M+1分频后的信号输出至分数分频频率合成器。这样，当杂散将会出现在分数分频频率合成器输出频谱峰值的近端时，采用M+1分频，根据式(1)可以看出，改变f_D可改变杂散与分数分频频率合成器输出频谱的峰值的频率间隔，这样，可以将分数分频频率合成器输出频谱的峰值近端杂散转移至远端，由环路滤波器将其滤除，起到了很好的杂散抑制作用。

参照图4，为直接数字式频率合成器的电路原理框图。直接数字式频率合成器包括相位累加器、波形存储器、数模转换器、低通滤波器，相位累加器、波形存储器和数模转换器(D/A转换器)分别用于接收基准频率f_c，相位累加器在基准频率f_c的推动下，对频率控制字进行累加，瞬时累加结果作为一个地址在波形存储器中寻址，得到相应的幅度序列，再通过D/A转换后得到模拟的阶梯电压，最后经过低通滤波器得到平滑的信号。全数字式DDS频率合成器具有频率分辨率高、频率转换时间快、输出相位噪声低、杂散抑制差等特点。

全数字式DDS频率合成器的杂散主要由相位截断误差、幅度量化误差、D/A转换器非线性误差引起的。相位截断误差是由于波形储存器ROM存储量的影响，在N位累加器中，高M'位用来寻址，而低N-M'位被舍弃，这样就产生了相位误差。相位截断误差引起的杂散间隔Δf_{spurphaseerror}为：

$\mathrm{\Δ}{f}_{\mathrm{spurphaseerror}}=\frac{D}{2^{N-M^{\′}}}\×f_c---\left(2\right)$

其中，D为频率字被舍弃比特的十进制数。

幅度量化误差的产生原因是：波形存储器的数据位数是有限的，存储在其中的波形幅度量化后产生有限字长效应，形成幅度量化误差。由于D/A转换器的非理性特性，其分辨率时有限的，输出的是阶梯波，又因D/A转换器的非线性，阶梯波会在输出端产生谐波和杂散分量。

DDS输出的杂散很难用公式统一描述，但较高的杂散符合公式(3)在实际设计中，杂散输出具有一定的规律性，对于某一固定的频段，杂散分布趋势基本相同。即随频率升高或降低，杂散逐渐靠近或远离主频谱。

Δf＝af_c±bf_o   (3)

其中，a取值为0,1,2,…,b取值为2，3，…。

对于直接数字式频率合成器，本发明中采用可变时钟的方法，利用杂散分布的规律性，可以很好的抑制杂散。参照图5为，直接数字式频率合成器进行杂散抑制时的结构示意图。在直接数字式频率合成器的基准频率输入端，增加一级可变分频器，并通过一个控制器来控制该分频器的分频比，改变DDS输入时钟，同时改变频率控制字等信息，使得输出杂散出现在主频谱的远端，由跳频滤波器将其滤除。

参照图6，为DDS+PLL频率合成器的电路原理框图。DDS+PLL频率合成器包括鉴相器、直接数字式频率合成器、分频系数为整数R的参考分频器，参考分频器用于接收基准频率，参考分频器的输出端电连接鉴相器的一个输入端；鉴相器的输出端依次串接有环路滤波器和压控振荡器，压控振荡器的输出端在串接直接数字式频率合成器之后电连接所述鉴相器的另一个输入端，压控振荡器用于输出所需频率；分数分频频率合成器的输出频率控制参数为直接数字式频率合成器的生成频率。

对于DDS+PLL频率合成器，其中的直接数字式频率合成器(DDS)作为程序分频器，可实现分数分频，然而，DDS固有的杂散仍会引入到该应用中。DDS+PLL频率合成器的杂散分布较多区域的频率点为：

N×f_d±1/2^k×f_d+Δf   (4)

其中，f_d为鉴相频率，N为整数，Δf取值范围为0＜Δf＜10f_L(f_L为环路滤波器带宽)，k为1,2,3,…。试验证明，满足上式输出的频点，其杂散与DDS+PLL频率合成器输出频谱主频谱的间隔为Δf的整数倍，并且，当k＞3时，杂散已很小，故只考虑k＝1、2、3的情况。满足上述条件的输出频点，其杂散距主频谱的间隔为：

Δf＝M×(f_O-(N×f_d±1/2^k×f_d))   (5)

其中，Δf为所述分数分频频率合成器输出频谱的杂散频率与分数分频频率合成器输出频谱的峰值的频率间隔，采用可变鉴相频率的方法，可以始终保持Δf≥10f_L，从而有效抑制杂散，参照图7，为DDS+PLL频率合成器进行杂散抑制时的结构框图。参照图8，为DDS+PLL频率合成器进行杂散抑制的流程示意图。在针对DDS+PLL频率合成器进行杂散抑制时，在所述DDS+PLL频率合成器的基准频率输入端设置一个可变分频器，所述可变分频器用于对基准频率进行M分频或M+1分频，并用于将分频后的信号输出至所述分数分频频率合成器中，M为大于1的自然数。当0＜Δf＜mf_L时，则使用可变分频器对基准频率进行M+1分频，并利用可变分频器将经M+1分频后的信号输出至所述分数分频频率合成器；这样，就可将杂散转移至主频谱的远端，由环路滤波器滤除。如果杂散指标要求较高，还可以采用M+3分频。

下面分三个具体实施例来说明小数分频频率合成器、DDS+PLL频率合成器或直接数字式频率合成器。

实施例1，对直接数字式频率合成器的杂散抑制进行说明。

直接数字式频率合成器产生频谱纯净的本振信号。频率范围为40MHz～98MHz，频率间隔为25kHz。

参照图9，为直接数字式频率合成器的具体实施例的示意图。温补晶振输出的基准频率通过锁相环电路产生1.6GHz的时钟信号，锁相环电路为大规模集成锁相电路AD4113，内含参考分频器、程序分频器、鉴相器和充放电泵，该锁相环只产生一个点频，1.6GHz的时钟信号通过可变分频器AD9513进行分频，分频后的频率作为DDS芯片(型号为AD9951)的参考时钟。DDS芯片能够实现三路可编程分频，分频比范围为1至32。一般采用4分频，最大输出频率可达200MHz。DSP芯片(型号为TMS320VC5416)通过计算判断杂散距主频谱的远近来控制分频比以抑制杂散，根据改变后的参考时钟，计算DDS的频率字并预置，保证了全频段内良好的频谱质量。参照图10a，是输出频率为87MHz时未进行杂散抑制时的直接数字式频率合成器的输出频谱示意图。参照图10b，是输出频率为87MHz时进行杂散抑制后的直接数字式频率合成器的输出频谱示意图。图10a和图10b中，横轴表示频率，单位为MHz，纵轴表示直接数字式频率合成器的输出信号幅度，单位为dBm,图10a和图10b中,每格代表相同的频率宽度。可以看出，图10a中，采用400MHz的固定参考时钟，输出杂散很大，图10b中，采用可变参考时钟后，频谱质量纯净，杂散得到很好的抑制。

实施例2，对DDS+PLL频率合成器的杂散抑制进行说明。

DDS+PLL频率合成器中，参考分频器产生频谱纯净的本振信号。频率范围为72MHz～102MHz，频率间隔为10Hz。采用的DDS器件为AD9850BRS，输入最高频率为125MHz时，输出分辨率可达0.0291Hz，故对于鉴相器来说，不管采用多高的鉴相频率，10 Hz的频率间隔总是可以做到的，本实施例中采用较高的鉴相频率。

在DDS+PLL频率合成器中，由80 MHz晶体振荡器将基准频率输出至可变分频器(双膜前置分频器)，双膜前置分频器型号为μp571(16\17)，其分频系数为16或17，分频系数由CPU控制，压控振荡器输出经DDS分频后与参考分频器的输出信号比相，环路滤波器由电流型充放电泵和低通滤波器组成,电流型充放电泵的作用是将比相后的相位误差转换为直流电压,低通滤波器对该电压滤波,滤波后控制压控振荡器频率,使其锁定在所需频率上。CPU通过控制DDS的相位步长而控制压控振荡器的输出频率。

对于DDS+PLL频率合成器，在其输出频谱上会产生规律性别的杂散，这种规律是仅仅通过优化线路参数是无法从根本上抑制的，假设琐相环输出频率为f_O，鉴相频率为f_r，则主要杂散分布点Δf(Δf为杂散偏离主频谱峰值的频率)为：

Δf＝M×(f_O-(N×f_d±1/2^k×f_d))

当f_O＝75.001MHz，f_d＝5MHz时，Δf＝1kHz、2kHz、3kHz、4kHz、···；当f_O＝72.501MHz，f_d＝5MHz时，Δf＝1kHz、2kHz、3kHz、4kHz、···；参照图11，是输出频率为95.001MHz时未进行杂散抑制时(此时，双膜前置分频器的分频系数为16，鉴相频率f_d为5MHz)的直接数字式频率合成器的输出频谱示意图。参照图12，是输出频率为95.001MHz时进行杂散抑制后(此时，双膜前置分频器的分频系数为17，鉴相频率f_d为4.70588MHz)的直接数字式频率合成器的输出频谱示意图。图11和图12中，横轴表示频率，单位为MHz，纵轴表示直接数字式频率合成器的输出信号幅度，单位为dBm,图11和图12中,每格代表相同的频率宽度。从图11和图12的对比看出，采用本发明后，DDS+PLL频率合成器的输出频率的杂散得到很好的抑制。

实施例3，对小数分频频率合成器的杂散抑制进行说明。

小数分频频率合成器的输出频率范围为72MHz～102MHz，频率间隔为1kHz。利用本发明对小数分频频率合成器进行杂散抑制时，采用的可变分频器的分频系数为10或11，型号E8690，编程计算分频比时，可变分频器采用10分频，当杂散将会出现在主频谱的近端时，采用11分频，根据式(1)可以看出，改变鉴相频率可改变杂散与输出频谱峰值的频率间隔，这样，可以将主频谱近端杂散转移至远端，然后由环路滤波器将其滤除，起到了很好的抑制作用。

综上所述，本发明通过对分数分频频率合成器的杂散分析研究，总结出其杂散规律，同时通过加入可变分频环节，适当改变PLL的鉴相频率或全数字式DDS的时钟频率，改变其杂散分布，通过锁相环环路滤波器或全数字式DDS频率合成器输出端加滤波器的方法将杂散滤除。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (4)

1.一种分数分频频率合成器杂散抑制方法，其特征在于，所述分数分频频率合成器内具有环路滤波器，所述环路滤波器的带宽为f_L；所述分数分频频率合成器杂散抑制方法包括以下步骤：

得出分数分频频率合成器输出频谱的杂散频率与分数分频频率合成器输出频谱的峰值的频率间隔Δf；

在所述分数分频频率合成器的基准频率输入端设置一个可变分频器，所述可变分频器用于对基准频率进行M分频或M+1分频，并用于将分频后的信号输出至所述分数分频频率合成器中，M为大于1的自然数；根据分数分频频率合成器的所需输出频率，确定与所述可变分频器的分频系数相对应的分数分频频率合成器的输出频率控制参数；如果Δf≥mf_L，则使用可变分频器对基准频率进行M分频，并利用可变分频器将经M分频后的信号输出至所述分数分频频率合成器，m为设定的自然数；如果0<Δf<mf_L，则使用可变分频器对基准频率进行M+1分频，并利用可变分频器将经M+1分频后的信号输出至所述分数分频频率合成器；

分数分频频率合成器根据分数分频频率合成器的输出频率控制参数，输出所需频率。

2.如权利要求1所述的一种分数分频频率合成器杂散抑制方法，其特征在于，所述分数分频频率合成器为小数分频频率合成器，所述小数分频频率合成器包括鉴相器、小数分频器、分频系数为整数R的参考分频器，所述参考分频器用于接收基准频率，所述参考分频器的输出端电连接鉴相器的一个输入端；所述鉴相器的输出端依次串接有环路滤波器和压控振荡器，所述压控振荡器的输出端在串接小数分频器之后电连接所述鉴相器的另一个输入端，所述压控振荡器用于输出所需频率；所述分数分频频率合成器的输出频率控制参数为所述小数分频频率合成器的分频系数；

在设置可变分频器之后，根据分数分频频率合成器的所需输出频率、参考分频器的分频系数，确定与所述可变分频器的分频系数相对应的小数分频频率合成器的分频系数；如果Δf≥mf_L，则使用可变分频器对基准频率进行M分频，并利用可变分频器将经M分频后的信号输出至所述分数分频频率合成器，m为设定的自然数，m的取值范围为25至35；如果0<Δf<mf_L，则使用可变分频器对基准频率进行M+1分频，并利用可变分频器将经M+1分频后的信号输出至所述分数分频频率合成器。

3.如权利要求1所述的一种分数分频频率合成器杂散抑制方法，其特征在于，所述分数分频频率合成器包括鉴相器、直接数字式频率合成器、分频系数为整数R的参考分频器，所述参考分频器用于接收基准频率，所述参考分频器的输出端电连接鉴相器的一个输入端；所述鉴相器的输出端依次串接有环路滤波器和压控振荡器，所述压控振荡器的输出端在串接直接数字式频率合成器之后电连接所述鉴相器的另一个输入端，所述压控振荡器用于输出所需频率；所述分数分频频率合成器的输出频率控制参数为所述直接数字式频率合成器的生成频率；

在设置可变分频器之后，根据分数分频频率合成器的所需输出频率、参考分频器的分频系数，确定与所述可变分频器的分频系数相对应的直接数字式频率合成器的生成频率；如果Δf≥mf_L，则使用可变分频器对基准频率进行M分频，并利用可变分频器将经M分频后的信号输出至所述分数分频频率合成器，m为设定的自然数，m的取值范围为8至12；如果0<Δf<mf_L，则使用可变分频器对基准频率进行M+1分频，并利用可变分频器将经M+1分频后的信号输出至所述分数分频频率合成器。

4.如权利要求1所述的一种分数分频频率合成器杂散抑制方法，其特征在于，所述分数分频频率合成器输出频谱的杂散频率与分数分频频率合成器输出频谱的峰值的频率间隔Δf为：

Δf＝K×(f_Omodf_D)

其中，K为正整数，f_O表示压控振荡器的输出频率，f_D表示鉴相器的鉴相频率，mod表示求余运算。