CN103296069A - FinFET及其制造方法 - Google Patents

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Abstract

本发明涉及一种鳍式场效应晶体管(FinFET)。FinFET的示例性结构包括：包含有主表面的衬底；具有第一宽度并且从衬底的主表面向下延伸至第一高度的多个第一沟槽，其中邻近的第一沟槽之间的第一间隔限定出第一鳍片；以及具有小于第一宽度的第二宽度并且从衬底的主表面向下延伸至大于第一高度的第二高度的多个第二沟槽，其中，邻近的第二沟槽之间的第二间隔限定出第二鳍片。本发明提供了FinFET及其制造方法。

Description

FinFET及其制造方法
技术领域
本发明涉及集成电路制造，更具体而言，涉及鳍式场效应晶体管(FinFET)。
背景技术
随着半导体产业在追求更高的器件密度、更卓越的性能以及更低的成本方面已经进展到纳米技术工艺节点，来自制造和设计问题的挑战已引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。典型的FinFET是用通过例如蚀刻掉衬底的一部分硅层形成的从衬底延伸的薄垂直“鳍片”(或者鳍片结构)来制造的。在这种垂直鳍片中形成FinFET的沟道。在鳍片上方设有栅极(例如缠绕)。在沟道的两侧上具有栅极容许沟道从两侧进行栅极控制。此外，可以使用利用选择性生长的硅锗(SiGe)的FinFET源极/漏极(S/D)部分中的应变材料来提高载流子迁移率。
但是，实现互补金属氧化物半导体(CMOS)制造中的这些部件和工艺是有挑战性的。例如，浅沟槽隔离(STI)氧化物的高应力导致FinFET的鳍片变形，从而降低器件性能。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，包含有主表面；多个第一沟槽，具有第一宽度并且从所述衬底的主表面向下延伸至第一高度，其中，邻近的第一沟槽之间的第一间隔限定出第一鳍片；以及多个第二沟槽，具有小于所述第一宽度的第二宽度并且从所述衬底的主表面向下延伸至大于所述第一高度的第二高度，其中，邻近的第二沟槽之间的第二间隔限定出第二鳍片。
在所述的FinFET中，所述第二宽度与所述第一宽度的比率是约0.1至约0.5。
在所述的FinFET中，所述第二高度与所述第一高度的比率是约1.05至约1.25。
在所述的FinFET中，所述第二间隔等于或者小于所述第一间隔。
在所述的FinFET中，所述第二间隔与所述第一间隔的比率是约0.5至约1。
在所述的FinFET中，所述第一鳍片包括基本上垂直的侧壁。
在所述的FinFET中，所述第二鳍片包括楔形侧壁。
另一方面，本发明提供了一种半导体器件，包括：衬底，包含有主表面；第一鳍式场效应晶体管(FinFET)，包括：多个第一沟槽，具有第一宽度并且从所述衬底的主表面向下延伸至第一高度，其中，邻近的第一沟槽之间的第一间隔限定出第一鳍片；第一栅极电介质，位于所述第一鳍片的顶面和侧壁上；以及第一栅电极，位于所述第一栅极电介质上；以及第二FinFET，包括：多个第二沟槽，具有小于所述第一宽度的第二宽度并且从所述衬底的主表面向下延伸至大于所述第一高度的第二高度，其中，邻近的第二沟槽之间的第二间隔限定出第二鳍片；第二栅极电介质，位于所述第二鳍片的顶面和侧壁上；以及第二栅电极，位于所述第二栅极电介质上。
在所述的半导体器件中，所述第二宽度与所述第一宽度的比率是约0.1至约0.5。
在所述的半导体器件中，所述第二高度与所述第一高度的比率是约1.05至约1.25。
在所述的半导体器件中，所述第二间隔等于或者小于所述第一间隔。
在所述的半导体器件中，所述第二间隔与所述第一间隔的比率是约0.5至约1。
在所述的半导体器件中，所述第一鳍片包括基本上垂直的侧壁。
在所述的半导体器件中，所述第二鳍片包括楔形侧壁。
在所述的半导体器件中，所述第一鳍片是I/O器件的一部分并且所述第二鳍片是核心器件的一部分。
又一方面，本发明提供了一种制造半导体器件的方法，包括：在包含有主表面的衬底的上方形成经图案化的硬掩模层；以及在约90℃至120℃的静电吸盘(ESC)温度下形成多个第一沟槽和多个第二沟槽，所述多个第一沟槽具有第一宽度并且从所述衬底的主表面向下延伸至第一高度，所述多个第二沟槽具有小于所述第一宽度的第二宽度并且从所述衬底的主表面向下延伸至大于所述第一高度的第二高度。
在所述的方法中，采用选自NF3、CF4和SF6的化学物质作为蚀刻气体来实施形成多个第一沟槽和多个第二沟槽的步骤。
在所述的方法中，在约2mTorr至20mTorr的压力下实施形成多个第一沟槽和多个第二沟槽的步骤。
在所述的方法中，在约500W至1000W的电源功率下实施形成多个第一沟槽和多个第二沟槽的步骤。
在所述的方法中，在脉冲偏压下实施形成多个第一沟槽和多个第二沟槽的步骤。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明各个方面的制造FinFET的方法的流程图；
图2A至图2G是根据本发明各个实施例的在各个制造阶段的FinFET的截面图；以及
图3A至图3B是分别在与图2C和图2D相当的制造阶段的两个示例常规FinFET的截面图。
具体实施方式
可以理解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算用于限定。例如，在以下描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可能在各个实例中重复附图编号和/或字母。这种重复是为了简明和清楚的目的且其本身并没有表明所论述的各个实施例和/或结构之间的关系。
参照图1，示出了根据本发明各个方面的制造鳍式场效应晶体管(FinFET)的方法100的流程图。方法100开始于步骤102，其中，在包含有主表面的衬底上方形成经图案化的硬掩模层。方法100继续到步骤104，其中，形成多个第一沟槽和多个第二沟槽。在约90℃至120℃之间的静电吸盘(ESC)温度(即，设定ESC具有温度)下实施多个第一沟槽和多个第二沟槽的形成，多个第一沟槽具有第一宽度并且从衬底的主表面向下延伸至第一高度，多个第二沟槽具有小于第一宽度的第二宽度并且从衬底的主表面向下延伸至大于第一高度的第二高度。下面的论述示出可以根据图1的方法100制造的FinFET的实施例。
图2A至2G是根据本发明各个实施例的在各个制造阶段的鳍式场效应晶体管(FinFET)200的截面图。如本发明中所使用的，FinFET 200指的是任何基于鳍片的多栅极晶体管。FinFET 200可以包含在微处理器、存储器单元、和/或其他集成电路(IC)中。注意到，图1的方法不生产完整的FinFET 200。可以采用互补金属氧化物半导体(CMOS)技术加工来制造完整的FinFET 200。因此，可以理解，可以在图1的方法100之前、期间、和之后提供其他工艺，并且一些其他工艺可以在本文中仅作简述。同样，为了更好地理解本发明的构思简化了图2A至图2G。例如，虽然在图2A至2G中仅描述了FinFET 200，可以理解，IC可以包括若干其他器件，包括电阻器、电容器、电感器、熔丝等。
参照图2A，提供了包含有主表面202s的衬底202，其中衬底202包括稀疏区(也被称为“iso区”)202a和密集区202b。密集区指的是将形成核心器件的区域，因为鳍片结构是密集形成的。稀疏区或者iso区指的是将形成I/O器件的周边区域，因为与密集区相比鳍片结构不是密集形成的。
在所述实施例中，iso区202a可以被配置用于输入/输出(I/O)器件，同时密集区202b可以被配置用于核心器件。在至少一个实施例中，衬底202包括晶体硅衬底(例如，晶圆)。根据设计需要(例如，p型衬底或者n型衬底)，衬底202可以包括各种掺杂区。在一些实施例中，掺杂区可以掺杂有p型或者n型掺杂剂。例如，掺杂区可以掺杂有p型掺杂剂，诸如硼或者BF2；n型掺杂剂，诸如磷或者砷；和/或它们的组合。掺杂区可以用于形成n型FinFET，或者可选地用于形成p型FinFET。
在一些可选实施例中，衬底202可以由一些其他合适的元素半导体，诸如金刚石或者锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟、或者磷化铟；或者合适的合金半导体，诸如碳化锗硅、磷化砷镓、或者磷化铟镓形成。此外，衬底202可以包括外延层(epi层)，为增强性能可以是应变的，和/或可以包括绝缘体上硅(SOI)结构。
通过在衬底202中蚀刻形成鳍片。在至少一个实施例中，在半导体衬底202上形成焊盘层204a和掩模层204b。在所述实施例中，焊盘层204a和掩模层204b合起来被称为硬掩模层204。焊盘层204a可以是包含有例如采用热氧化工艺形成的氧化硅的薄膜。焊盘层204a可以充当半导体衬底202和掩模层204b之间的粘着层。焊盘层204a也可以充当用于蚀刻掩模层204b的蚀刻终止层。在一些实施例中，掩模层204b由氮化硅例如采用低压化学汽相沉积(LPCVD)或者等离子体增强化学汽相沉积(PECVD)形成。掩模层204b在后续光刻工艺期间用作硬掩模。在掩模层204b上形成感光层206，然后对其进行图案化，在感光层206中形成多个第一开口208a和多个第二开口208b。在所述实施例中，多个第一开口208a具有第一宽度W1，而多个第二开口208b具有小于第一宽度W1的第二宽度W2。换句话说，多个第一开口208a位于iso区202a的上方，而多个第二开口208b位于密集区202b的上方。
参考图2B，继在感光层206中形成多个第一开口208a和多个第二开口208b之后，通过多个第一开口208a和多个第二开口208b蚀刻掩模层204b和焊盘层204a以形成经图案化的硬掩模层204，从而暴露出下面的半导体衬底202。经图案化的硬掩模层204包括具有第一宽度W1的多个第三开口210a和具有小于第一宽度W1的第二宽度W2的多个第四开口210b。
在至少一个实施例中，可以采用干法蚀刻工艺实施蚀刻步骤，例如，可以在约45℃至65℃之间的静电吸盘(ESC)温度下、在约2mTorr至20mTorr的压力以及约500W至1000W的电源功率下，采用选自NF3、CF4和SF6的化学物质作为蚀刻气体来实施干法蚀刻工艺。然后去除感光层206。
到目前为止的工艺步骤提供了在包含有主表面202s的衬底202上方具有经图案化的硬掩模层204的衬底202，从而暴露出下面的半导体衬底202。然后蚀刻暴露的半导体衬底202以形成从衬底的主表面202s向下延伸的沟槽。沟槽之间的部分半导体衬底202形成半导体鳍片。
图3A是在与图2C相当的制造阶段的常规FinFET的截面图。通常，可以采用干法蚀刻工艺实施蚀刻步骤。由于在干法蚀刻工艺期间通过多个第四开口210b在沟槽的表面上形成较多的聚合物。通过多个第四开口210b在密集区202b中形成的多个第四沟槽312b的第四高度H4小于通过多个第三开口210a在iso区202a中形成的多个第三沟槽312a的第三高度H3。在至少一种结构中，多个第三沟槽312a和多个第四沟槽312b之间的部分半导体衬底202形成多个半导体鳍片，诸如外鳍片314a和314e。在另一种结构中，在多个第四沟槽312b之间的部分半导体衬底202形成多个半导体鳍片，诸如内鳍片314b、314c和314d。在图3A中描述的结构中，一个FinFET的半导体鳍片314的一个子集可以包括外鳍片314a和314e以及内鳍片314b、314c和314d。
图3B是在与图2D相当的制造阶段的常规FinFET的截面图。但是，在用浅沟槽隔离(STI)氧化物316填充多个第三沟槽312a和多个第四沟槽312b之后，与具有相同高度H4的相似沟槽312b邻近的内鳍片314b、314c和314d上的应力较低，而与具有不同高度H3和H4的不同沟槽312a和312b邻近的外鳍片314a和314e的应力较高。STI氧化物316的高应力可以使外鳍片314a和314e变形(在图3B中示出)，从而降低器件性能。
因此，下面参照图2C和图2D论述的加工可以蚀刻半导体衬底202，通过多个第四开口210b在沟槽的表面上形成较少的聚合物，从而增加密集区202b中的沟槽高度。这可以有助于降低外鳍片上的应力，从而制造均匀的FinFET 200的鳍片并因此改善器件性能。
在所述实施例中，在形成经图案化的硬掩模层204以暴露出下面的半导体衬底202之后，蚀刻暴露的半导体衬底202以形成从衬底的主表面202s向下延伸的沟槽。图2C示出在形成多个第一沟槽212a和多个第二沟槽212b之后的图2B的FinFET 200。多个第一沟槽212a具有第一宽度W1并且从衬底的主表面202s向下延伸至第一高度H1。多个第二沟槽212b具有小于第一宽度W1的第二宽度W2并且从衬底的主表面202s向下延伸至大于第一高度H1的第二高度H2。因为第二高度H2大于第一高度H1，这可以有助于降低形成STI氧化物之后的外鳍片上的应力，从而制造均匀的FinFET 200的鳍片并因此改善器件性能。
在至少一个实施例中，第二宽度W2的范围为约
Figure BDA00001964210500071
至约在一些实施例中，第二宽度W2与第一宽度W1的比率是约0.1至约0.5。在另一实施例中，第二高度H2可以介于约至约
Figure BDA00001964210500074
的范围内。在另一实施例中，第二高度H2与第一高度H1的比率是约1.05至约1.25。但是，本领域的技术人员将了解到，整个说明书中列举的尺寸和值仅是实例，并且可以发生改变以适应不同规模的集成电路。
在至少一个实施例中，多个第一沟槽212a可以是相互平行并且相互间隔开的带(strip)(从FinFET 200的顶部观察)。邻近的第一沟槽212a之间的第一间隔S1限定出第一鳍片214f。在所述实施例中，第一鳍片214f包括基本上垂直的侧壁。在一些可选的实施例中，第一鳍片214f包括楔形(tapered)侧壁(未示出)。
在另一实施例中，多个第二沟槽212b可以是相互平行并且相互间隔开的带(从FinFET 200的顶部观察)。邻近的第二沟槽212b之间的第二间隔S2限定出第二鳍片的一个子集，诸如内鳍片214b、214c和214d。在所述实施例中，内鳍片214b、214c和214d中的每一个都包括基本上垂直的侧壁。在一些可选的实施例中，内鳍片214b、214c和214d中的每一个都包括楔形侧壁(未示出)。在一些实施例中，第二间隔S2等于或者小于第一间隔S1。在一些实施例中，第二间隔S2与第一间隔S1的比率是约0.5至约1。
此外，邻近的第一沟槽212a和第二沟槽212b之间的第三间隔S3限定出第二鳍片的另一子集，诸如外鳍片214a和214e。在所述实施例中，外鳍片214a和214e中的每一个都包括基本上垂直的侧壁。在一些可选的实施例中，外鳍片214a和214e中的每一个都包括楔形侧壁(未示出)。在一些实施例中，第三间隔S3基本上等于第二间隔S2。在一些实施例中，第三间隔S3与第二间隔S2的比率是约0.9至约1.1。在所述实施例中，FinFET 200的第二鳍片214的一个子集可以包括外鳍片214a和214e以及内鳍片214b、214c和214d。
在至少一个实施例中，可以采用干法蚀刻工艺实施蚀刻步骤，例如，可以在约90℃至120℃之间的静电吸盘(ESC)温度下、在约2mTorr至20mTorr的压力下以及在约500W至1000W的电源功率和脉冲偏压下，采用选自NF3、CF4和SF6的化学物质作为蚀刻气体来实施干法蚀刻工艺。接下来，可以实施清洁以去除半导体衬底202的自然氧化物。可以采用稀氢氟(DHF)酸来实施清洁。
然后在多个第一沟槽212a和多个第二沟槽212b中任选形成衬垫氧化物(未示出)。在实施例中，衬垫氧化物可以是厚度为约
Figure BDA00001964210500081
至约
Figure BDA00001964210500082
的热氧化物。在一些实施例中，可以采用原位水汽生成(ISSG)等形成衬垫氧化物。衬垫氧化物的形成使沟槽212a和212b的角部变圆，这降低了电场，并因此改善了得到的集成电路的性能。
图2D描述在用介电材料216填充沟槽212a和212b之后得到的结构。在一些实施例中，介电材料216可以包括氧化硅，并因此在本发明中被称为氧化物216。在一些实施例中，也可以使用其他介电材料，诸如氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)或者低K介电材料。在实施例中，可以采用高密度等离子体(HDP)CVD工艺使用硅烷(SiH4)和氧气(O2)作为反应前体来形成氧化物216。在其他实施例中，可以采用次大气压CVD(SACVD)工艺或者高纵横比工艺(HARP)形成氧化物216，其中工艺气体可以包含原硅酸四乙酯(TEOS)和臭氧(O3)。在又一些其他实施例中，可以采用旋涂电介质(SOD)工艺，诸如氢倍半硅氧烷(HSQ)或者甲基倍半硅氧烷(MSQ)形成氧化物216。因为第二高度H2大于第一高度H1，这可以有助于降低形成STI氧化物之后的外鳍片上的应力，从而制造均匀的FinFET 200的鳍片并因此改善器件性能。
参照图2E，在用介电材料216填充沟槽212a和212b之后，实施化学机械抛光，接着去除掩模层204b和焊盘层204a。CMP工艺和掩模层204b和焊盘层204a的去除产生图2E中示出的结构。在至少一个实施例中，掩模层204b由氮化硅形成，可以采用湿法工艺使用热H3PO4去除掩模层204b，而焊盘层204a如果由氧化硅形成，可以采用稀HF酸来去除。在一些可选的实施例中，可以在使绝缘层216凹进之后去除掩模层204b和焊盘层204a，该凹进步骤在图2F中示出。
如图2F中所示，通过蚀刻步骤使绝缘层216凹进。在至少一个实施例中，可以采用湿法蚀刻工艺，例如通过在氢氟酸(HF)中浸渍衬底202实施蚀刻步骤。在另一实施例中，可以采用干法蚀刻工艺实施蚀刻步骤，例如，可以采用CHF3或者BF3作为蚀刻气体来实施干法蚀刻工艺。
剩余的绝缘层216包括从衬底的主表面202s向下延伸至小于第一高度H1和第二高度H2的第五高度H5的顶面216t，由此第一鳍片214f的上部224f和第二鳍片214b的上部224b延伸超过绝缘层216的顶面216t。在至少一个实施例中，第五高度H5可以介于约至约
Figure BDA00001964210500092
之间，但是其也可以更大或更小。在所述实施例中，第一鳍片214f的上部224f可以包括顶面224f_1以及侧壁224f_2和224f_3，而第二鳍片214b的上部224b包括顶面224b_1以及侧壁224b_2和224b_3。
参照图2G、以及图2C和2F，在形成凹槽218之后，在第一鳍片214f的上部224f上方形成第一栅极堆叠件220a，同时在第二鳍片214b的上部224b上方形成第二栅极堆叠件220b。第一栅极堆叠件220a和第二栅极堆叠件220b通过电介质230相互间隔开。在一些实施例中，第一栅极堆叠件220a和第二栅极堆叠件220b中的每一个都包括栅极介电层226和位于栅极介电层226上方的栅电极层228。因此，FinFET 200包括第一FinFET 200a和第二FinFET 200b。在至少一个实施例中，第一FinFET 200a包括具有第一宽度W1并且从衬底的主表面202s向下延伸至第一高度H1的多个第一沟槽212a，其中邻近的第一沟槽212a之间的第一间隔S1限定出第一鳍片214f；位于第一鳍片214f的顶面224f 1以及侧壁224f 2和224f 3上的第一栅极电介质226a；以及位于第一栅极电介质226a上的第一栅电极228a。在另一实施例中，第二FinFET 200b包括具有小于第一宽度W1的第二宽度W2并且从衬底的主表面202s向下延伸至大于第一高度H1的第二高度H2的多个第二沟槽212b，其中邻近的第二沟槽212b之间的第二间隔S2限定出第二鳍片214b；位于第二鳍片214b的顶面224b 1以及侧壁224b 2和224b 3上的第二栅极电介质226b；以及位于第二栅极电介质226b上的第二栅电极228b。
在所述实施例中，形成栅极电介质226用于覆盖第一鳍片214f的上部224f和第二鳍片214b的上部224b。在一些实施例中，栅极电介质226可以包括氧化硅、氮化硅、氮氧化硅、或者高k电介质。高k电介质包括金属氧化物。用于高k电介质的氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、及其混合物的氧化物。在本实施例中，栅极电介质226是厚度为约10埃至30埃的高k介电层。可以采用合适的工艺，诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV-臭氧氧化、或者它们的组合形成栅极电介质226。栅极电介质226还可以包括界面层(未示出)，用于减少栅极电介质226和第一鳍片214f的上部224f(以及第二鳍片214b的上部224b)之间的损伤。界面层可以包括氧化硅。
然后在栅极电介质226上形成栅电极228。在至少一个实施例中，第一鳍片214f的上部224f可以用于形成单独的FinFET，诸如第一FinFET200a，其可以是I/O器件的一部分。在一些可选的实施例中，栅电极228可以覆盖多于一个半导体鳍片214b的上部224b，从而使得到的FinFET包括多于一个鳍片，诸如第二FinFET 200b，其可以是核心器件的一部分。
在一些实施例中，栅电极228可以包括单层或者多层结构。在本实施例中，栅电极228可以包括多晶硅。此外，栅电极228可以是均匀或者非均匀掺杂的掺杂多晶硅。在一些可选的实施例中，栅电极层228可以包括金属，诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi；功函数与衬底材料相兼容的导电材料；或者它们的组合。在本实施例中，栅电极228包括范围为约30nm至约60nm的厚度。可以采用合适的工艺，诸如ALD、CVD、PVD、电镀、或者它们的组合形成栅电极228。
可以理解，FinFET 200可以进一步经过CMOS工艺以形成各种部件，诸如源极/漏极区、接触件/通孔、互连金属层、介电层、钝化层等。因此，申请人的方法可以有助于降低外鳍片上的应力，从而制造均匀的FinFET200的鳍片并因此改善器件性能。
根据实施例，一种鳍式场效应晶体管(FinFET)包括：包含有主表面的衬底；具有第一宽度并且从衬底的主表面向下延伸至第一高度的多个第一沟槽，其中邻近的第一沟槽之间的第一间隔限定出第一鳍片；以及具有小于第一宽度的第二宽度并且从衬底的主表面向下延伸至大于第一高度的第二高度的多个第二沟槽，其中邻近的第二沟槽之间的第二间隔限定出第二鳍片。
根据另一实施例，一种半导体器件包括：包含有主表面的衬底；第一鳍式场效应晶体管(FinFET)，包括：具有第一宽度并且从衬底的主表面向下延伸至第一高度的多个第一沟槽，其中邻近的第一沟槽之间的第一间隔限定出第一鳍片；位于第一鳍片的顶面和侧壁上的第一栅极电介质；以及位于第一栅极电介质上的第一栅电极；以及第二FinFET，包括：具有小于第一宽度的第二宽度并且从衬底的主表面向下延伸至大于第一高度的第二高度的多个第二沟槽，其中邻近的第二沟槽之间的第二间隔限定出第二鳍片；位于第二鳍片的顶面和侧壁上的第二栅极电介质；以及位于第二栅极电介质上的第二栅电极。
根据另一实施例中，一种制造半导体器件的方法包括：在包含有主表面的衬底的上方形成经图案化的硬掩模层；以及在约90℃至120℃之间的静电吸盘(ESC)温度下形成多个第一沟槽和多个第二沟槽，多个第一沟槽具有第一宽度并且从衬底的主表面向下延伸至第一高度，多个第二沟槽具有小于第一宽度的第二宽度并且从衬底的主表面向下延伸至大于第一高度的第二高度。
虽然通过实例并根据优选的实施例描述了本发明，但是应当理解本发明不限于所公开的实施例。相反地，本发明意图涵盖各种修改和相似的布置(如对本领域技术人员来说是显而易见的)。因此，所附权利要求的范围应当与最广泛的解释一致以涵盖所有这些修改和相似的布置。

Claims (10)

1.一种鳍式场效应晶体管(FinFET)，包括：
衬底，包含有主表面；
多个第一沟槽，具有第一宽度并且从所述衬底的主表面向下延伸至第一高度，其中，邻近的第一沟槽之间的第一间隔限定出第一鳍片；以及
多个第二沟槽，具有小于所述第一宽度的第二宽度并且从所述衬底的主表面向下延伸至大于所述第一高度的第二高度，其中，邻近的第二沟槽之间的第二间隔限定出第二鳍片。
2.根据权利要求1所述的FinFET，其中，所述第二宽度与所述第一宽度的比率是约0.1至约0.5。
3.根据权利要求1所述的FinFET，其中，所述第二高度与所述第一高度的比率是约1.05至约1.25。
4.根据权利要求1所述的FinFET，其中，所述第二间隔等于或者小于所述第一间隔。
5.根据权利要求1所述的FinFET，其中，所述第二间隔与所述第一间隔的比率是约0.5至约1。
6.根据权利要求1所述的FinFET，其中，所述第一鳍片包括基本上垂直的侧壁。
7.根据权利要求1所述的FinFET，其中，所述第二鳍片包括楔形侧壁。
8.一种半导体器件，包括：
衬底，包含有主表面；以及
第一鳍式场效应晶体管(FinFET)，包括：
多个第一沟槽，具有第一宽度并且从所述衬底的主表面向下延伸至第一高度，其中，邻近的第一沟槽之间的第一间隔限定出第一鳍片；
第一栅极电介质，位于所述第一鳍片的顶面和侧壁上；以及
第一栅电极，位于所述第一栅极电介质上；以及
第二FinFET，包括：
多个第二沟槽，具有小于所述第一宽度的第二宽度并且从所述衬底的主表面向下延伸至大于所述第一高度的第二高度，其中，邻近的第二沟槽之间的第二间隔限定出第二鳍片；
第二栅极电介质，位于所述第二鳍片的顶面和侧壁上；以及
第二栅电极，位于所述第二栅极电介质上。
9.一种制造半导体器件的方法，包括：
在包含有主表面的衬底的上方形成经图案化的硬掩模层；以及
在约90℃至120℃的静电吸盘(ESC)温度下形成多个第一沟槽和多个第二沟槽，所述多个第一沟槽具有第一宽度并且从所述衬底的主表面向下延伸至第一高度，所述多个第二沟槽具有小于所述第一宽度的第二宽度并且从所述衬底的主表面向下延伸至大于所述第一高度的第二高度。
10.根据权利要求9所述的方法，其中，采用选自NF3、CF4和SF6的化学物质作为蚀刻气体来实施形成多个第一沟槽和多个第二沟槽的步骤。
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