KR102519551B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로, 기판 상의 제1 활성 패턴들 및 제2 활성 패턴들; 상기 제1 활성 패턴들 사이의 트렌치 및 상기 제2 활성 패턴들 사이의 트렌치를 채우는 소자 분리막; 및 상기 제2 활성 패턴들 사이의 상기 소자 분리막 상의 라이너막을 포함한다. 상기 제1 활성 패턴들 각각의 상부는 제1 소스/드레인 영역 및 제1 채널 영역을 포함하고, 상기 제2 활성 패턴들 각각의 상부는 제2 소스/드레인 영역 및 제2 채널 영역을 포함하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역은 서로 다른 도전형을 갖고, 상기 제1 소스/드레인 영역 아래의 상기 제1 활성 패턴들 사이의 상기 소자 분리막은 리세스된 상면을 갖고, 상기 라이너막의 바닥면은 상기 제1 활성 패턴들 사이의 상기 소자 분리막의 상기 리세스된 상면보다 높다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 제1 활성 패턴들 및 제2 활성 패턴들; 상기 제1 활성 패턴들 사이의 트렌치 및 상기 제2 활성 패턴들 사이의 트렌치를 채우는 소자 분리막; 및 상기 제2 활성 패턴들 사이의 상기 소자 분리막 상의 라이너막을 포함할 수 있다. 상기 제1 활성 패턴들 각각의 상부는 제1 소스/드레인 영역 및 제1 채널 영역을 포함하고, 상기 제2 활성 패턴들 각각의 상부는 제2 소스/드레인 영역 및 제2 채널 영역을 포함하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역은 서로 다른 도전형을 갖고, 상기 제1 소스/드레인 영역 아래의 상기 제1 활성 패턴들 사이의 상기 소자 분리막은 리세스된 상면을 갖고, 상기 라이너막의 바닥면은 상기 제1 활성 패턴들 사이의 상기 소자 분리막의 상기 리세스된 상면보다 높을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 영역 및 제2 영역을 갖는 기판; 상기 제1 영역 상의 제1 활성 패턴들; 상기 제2 영역 상의 제2 활성 패턴들; 상기 제1 및 제2 영역들 상에서 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막; 상기 제1 활성 패턴들 사이의 상기 소자 분리막 상의 잔류 스페이서막; 및 상기 제2 활성 패턴들 사이의 상기 소자 분리막 상의 제1 라이너막을 포함할 수 있다. 상기 제2 활성 패턴들간의 피치는 상기 제1 활성 패턴들간의 피치보다 크고, 상기 잔류 스페이서막의 바닥면은 상기 제1 라이너막의 바닥면보다 더 높을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 핀; 상기 활성 핀의 하부 측벽을 덮는 소자 분리막; 상기 활성 핀의 상부에 제공된 소스/드레인 영역; 및 상기 활성 핀의 상부 측벽과 상기 소스/드레인 영역을 덮는 보호 절연막을 포함할 수 있다. 상기 활성 핀의 상부 측벽 상의 상기 보호 절연막의 두께는 상기 소스/드레인 영역 상의 상기 보호 절연막의 두께보다 더 클 수 있다.
본 발명에 따른 반도체 소자에 있어서, 라이너막이 활성 패턴들간의 간격이 상대적으로 넓은 영역 상에 제공될 수 있다. 상기 라이너막은 NMOSFET의 소스/드레인을 보호할 수 있다. 나아가, 상기 라이너막은 활성 패턴들이 쓰러지는 것을 방지하고 NMOSFET의 채널에 인장 응력(tensile stress)을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2h는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선 및 H-H'선에 따른 단면도들이다.
도 3, 도 6, 도 8 및 도 10은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4a 및 도 5a는 각각 도 3의 A-A'선에 따른 단면도들이다.
도 4b 및 도 5b는 각각 도 3의 B-B'선에 따른 단면도들이다.
도 4c 및 도 5c는 각각 도 3의 C-C'선에 따른 단면도들이다.
도 4d 및 도 5d는 각각 도 3의 D-D'선에 따른 단면도들이다.
도 7a, 도 9a 및 도 11a는 각각 도 6, 도 8 및 도 10의 A-A'선에 따른 단면도들이다.
도 7b, 도 9b 및 도 11b는 각각 도 6, 도 8 및 도 10의 B-B'선에 따른 단면도들이다.
도 7c, 도 9c 및 도 11c는 각각 도 6, 도 8 및 도 10의 C-C'선에 따른 단면도들이다.
도 7d, 도 9d 및 도 11d는 각각 도 6, 도 8 및 도 10의 D-D'선에 따른 단면도들이다.
도 7e, 도 9e 및 도 11e는 각각 도 6, 도 8 및 도 10의 E-E'선에 따른 단면도들이다.
도 7f, 도 9f 및 도 11f는 각각 도 6, 도 8 및 도 10의 F-F'선에 따른 단면도들이다.
도 7g, 도 9g 및 도 11g는 각각 도 6, 도 8 및 도 10의 G-G'선에 따른 단면도들이다.
도 7h, 도 9h 및 도 11h는 각각 도 6, 도 8 및 도 10의 H-H'선에 따른 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 C-C'선에 따른 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 14a 내지 도 14f는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다.
도 16a, 도 17a, 도 18a 및 도 19a는 도 15의 A-A'선에 따른 단면도들이다.
도 16b, 도 17b, 도 18b 및 도 19b는 도 15의 B-B'선에 따른 단면도들이다.
도 16c, 도 17c, 도 18c 및 도 19c는 도 15의 C-C'선에 따른 단면도들이다.
도 16d, 도 17d, 도 18d 및 도 19d는 도 15의 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2h는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선 및 H-H'선에 따른 단면도들이다.
제1 영역(RG1) 및 제2 영역(RG2)을 갖는 기판(100)이 제공될 수 있다. 이하, 먼저 도 1 및 도 2a 내지 도 2c를 참조하여 기판(100)의 제1 영역(RG1)에 대해 상세히 설명한다. 기판(100)의 제1 영역(RG1)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 제1 영역(RG1)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 제1 영역(RG1, 즉 로직 셀 영역) 상에 프로세서 코어를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 영역(RG1)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다.
기판(100)의 상부에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막들(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 소자 분리막(ST)을 사이에 두고 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST)은 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST) 보다 더 깊을 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP1, AP2)이 제공될 수 있다. 활성 패턴들(AP1, AP2)은 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1)과 NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)을 따라 배열될 수 있다.
서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 서로 인접하는 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 정의될 수 있다. 소자 분리막(ST)은 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다.
제1 트렌치들(TR1)을 채우는 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽들을 직접 덮을 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에 3개씩 도시되었고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에 3개씩 도시되었으나, 이에 한정되는 것은 아니다.
제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 소자 분리막(ST) 위로 돌출된 핀(fin) 형태를 가질 수 있다.
제1 활성 패턴들(AP1)의 상부들은 제1 채널 영역들(CH1) 및 제1 소스/드레인 영역들(SD1)을 포함할 수 있다. 제1 소스/드레인 영역들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 채널 영역들(CH1) 각각은 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 개재될 수 있다. 일 예로, 제1 방향(D1)으로 서로 인접하는 3 개의 제1 활성 패턴들(AP1)의 상부들은 하나의 제1 소스/드레인 영역(SD1)을 공유할 수 있다.
제2 활성 패턴들(AP2)의 상부들은 제2 채널 영역들(CH2) 및 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 제2 소스/드레인 영역들(SD2)은 n형의 불순물 영역들일 수 있다. 제2 채널 영역들(CH2) 각각은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 개재될 수 있다. 일 예로, 제1 방향(D1)으로 서로 인접하는 3 개의 제2 활성 패턴들(AP2)의 상부들은 하나의 제2 소스/드레인 영역(SD2)을 공유할 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 일 예로, 제1 방향(D1)으로 서로 인접하는 에피택시얼 패턴들이 병합되어, 제1 방향(D1)으로 서로 인접하는 제1 활성 패턴들(AP1) 상에 하나의 제1 소스/드레인 영역(SD1)이 구성될 수 있다. 제1 방향(D1)으로 서로 인접하는 에피택시얼 패턴들이 병합되어, 제1 방향(D1)으로 서로 인접하는 제2 활성 패턴들(AP2) 상에 하나의 제2 소스/드레인 영역(SD2)이 구성될 수 있다.
제1 소스/드레인 영역들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 영역들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제1 소스/드레인 영역들(SD1)은 실리콘-게르마늄을 포함할 수 있다. 제2 소스/드레인 영역들(SD2)은 기판(100)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 제2 소스/드레인 영역들(SD2)은 기판(100)과 동일한 반도체 원소인 실리콘을 포함할 수 있다.
제1 소스/드레인 영역(SD1)과 소자 분리막(ST) 사이 및 제2 소스/드레인 영역(SD2)과 소자 분리막(ST) 사이에 잔류 스페이서막들(RSL)이 제공될 수 있다. 잔류 스페이서막들(RSL) 각각은 소자 분리막(ST)의 상면을 덮을 수 있다. 잔류 스페이서막(RSL)은 게이트 스페이서들(GS)과 동일한 물질을 포함할 수 있다.
제1 소스/드레인 영역(SD1)과 잔류 스페이서막(RSL) 사이에 제1 에어갭(AG1)이 정의될 수 있다. 잔류 스페이서막(RSL)은 제1 에어갭(AG1)의 바닥을 정의할 수 있다. 제2 소스/드레인 영역(SD2) 과 잔류 스페이서막(RSL) 사이에 제2 에어갭(AG2)이 정의될 수 있다. 잔류 스페이서막(RSL)은 제2 에어갭(AG2)의 바닥을 정의할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2b 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(140)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 및 제2 층간 절연막들(140, 150)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(140)이 제공될 수 있다. 제1 층간 절연막(140)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(140)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다.
게이트 스페이서들(GS)과 제1 층간 절연막(140) 사이, 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 제1 층간 절연막(140) 사이 및 소자 분리막(ST)과 제1 층간 절연막(140) 사이에 식각 정지막(ESL)이 개재될 수 있다. 일 예로, 식각 정지막(ESL)은 실리콘 질화막을 포함할 수 있다. 제1 층간 절연막(140) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(150)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(140, 150)은 실리콘 산화막을 포함할 수 있다.
제1 방향(D1)으로 서로 이격된 제1 채널 영역들(CH1)과 제2 채널 영역들(CH2) 사이의 소자 분리막(ST)의 상면은 제1 방향(D1)으로 서로 이격된 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이의 소자 분리막(ST)의 상면보다 더 높을 수 있다 (도 2b 및 도 2c 참조). 다시 말하면, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면은, 제1 층간 절연막(140) 아래의 소자 분리막(ST)의 상면보다 더 높을 수 있다.
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(140, 150)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 콘택(AC)이 제공될 수 있다. 콘택(AC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
도시되진 않았지만, 콘택(AC)과 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이에 배리어막이 개재될 수 있다. 배리어막은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막, 니켈 질화막, 코발트 질화막 및 백금 질화막 중 적어도 하나를 포함할 수 있다.
이하 도 1 및 도 2d 내지 도 2h를 참조하여 기판(100)의 제2 영역(RG2)에 대해 상세히 설명한다. 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 제1 영역(RG1)과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
기판(100)의 제2 영역(RG2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 제2 영역(RG2)은 반도체 소자의 주변 회로 영역일 수 있다. 일 예로, 제2 영역(RG2)은 I/O 단자를 구성하는 고전압 트랜지스터들이 배치되는 주변 회로 영역일 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 제1 및 제2 활성 패턴들(AP1, AP2)이 제공될 수 있다. 제2 영역(RG2)의 제1 활성 패턴들(AP1)간의 제1 방향(D1)으로의 간격(피치)은 제1 영역(RG1)의 제1 활성 패턴들(AP1)간의 제1 방향(D1)으로의 간격(피치)보다 더 클 수 있다. 제2 영역(RG2)의 제2 활성 패턴들(AP2)간의 제1 방향(D1)으로의 간격(피치)은 제1 영역(RG1)의 제2 활성 패턴들(AP2)간의 제1 방향(D1)으로의 간격(피치)보다 더 클 수 있다. 제2 영역(RG2)의 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 폭은 제1 영역(RG1)의 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 폭과 실질적으로 동일할 수 있다.
제1 활성 패턴들(AP1)의 상부들은 제1 채널 영역들(CH1) 및 제1 소스/드레인 영역들(SD1)을 포함할 수 있다. 제2 활성 패턴들(AP2)의 상부들은 제2 채널 영역들(CH2) 및 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 일 예로, 제1 방향(D1)으로 서로 인접하는 제1 활성 패턴들(AP1)의 제1 소스/드레인 영역(SD1)은, 제1 방향(D1)으로 서로 인접하는 3개의 에피택시얼 패턴들이 병합된 하나의 패턴일 수 있다. 제1 방향(D1)으로 서로 인접하는 제2 활성 패턴들(AP2)의 제2 소스/드레인 영역(SD2)은, 제1 방향(D1)으로 서로 인접하는 3개의 에피택시얼 패턴들이 병합된 하나의 패턴일 수 있다.
제2 영역(RG2)의 제1 소스/드레인 영역(SD1)의 크기는 제1 영역(RG1)의 제1 소스/드레인 영역(SD1)의 크기보다 클 수 있고, 제2 영역(RG2)의 제2 소스/드레인 영역(SD2)의 크기는 제1 영역(RG1)의 제2 소스/드레인 영역(SD2)의 크기보다 클 수 있다.
제2 영역(RG2)에 있어서, 제1 소스/드레인 영역(SD1) 아래의 제1 에어갭(AG1)은 제2 소스/드레인 영역(SD2) 아래의 제2 에어갭(AG2)보다 클 수 있다. 제1 에어갭(AG1) 아래의 소자 분리막(ST)은 리세스된 상면(RS)을 가질 수 있다. 다시 말하면, 제1 에어갭(AG1) 아래의 소자 분리막(ST)은 기판(100)의 바닥면을 향하여 리세스될 수 있다. 제1 에어갭(AG1) 아래의 소자 분리막(ST)의 리세스된 상면(RS)은 제2 에어갭(AG2) 아래의 소자 분리막(ST)의 상면보다 더 낮을 수 있다. 일 예로, 앞서 제1 영역(RG1)과 달리, 제2 영역(RG2)의 제1 및 제2 에어갭들(AG1, AG2) 내에는 잔류 스페이서막(RSL)이 존재하지 않을 수 있다.
제2 영역(RG2)의 NMOSFET 영역(NR) 상에 보호 절연막(PIN)이 제공될 수 있다. 보호 절연막(PIN)은 제2 라이너막(LIN2) 및 식각 정지막(ESL)을 포함할 수 있다. 제2 라이너막(LIN2)은 제2 영역(RG2)의 NMOSFET 영역(NR) 상의 소자 분리막(ST)의 상면을 덮을 수 있다. 제2 라이너막(LIN2)은 제2 소스/드레인 영역(SD2) 아래의 제2 활성 패턴들(AP2)의 상부 측벽들을 덮을 수 있다. 제2 라이너막(LIN2)은 제2 에어갭(AG2)의 바닥을 정의할 수 있다. 제2 라이너막(LIN2)은 제2 채널 영역들(CH2)과 게이트 전극들(GE) 사이에는 존재하지 않을 수 있다. 제2 라이너막(LIN2)의 바닥면은 제1 에어갭(AG1) 아래의 소자 분리막(ST)의 리세스된 상면(RS)보다 높을 수 있다.
제2 라이너막(LIN2)은 제2 활성 패턴들(AP2)이 쓰러지는 것을 방지할 수 있다. 구체적으로, 제2 라이너막(LIN2)은 제2 활성 패턴들(AP2)에 가해지는 스트레스를 해소할 수 있다. 일 예로, 제2 라이너막(LIN2)은 식각 정지막(ESL)과 동일한 실리콘 질화막을 포함할 수 있다. 실리콘 질화막은 제2 활성 패턴들(AP2)에 인장 응력(tensile stress)를 제공할 수 있고, 이로써 NMOSFET의 전기적 특성을 향상시킬 수 있다. 나아가, 실리콘 질화막은 제2 소스/드레인 영역(SD2)을 보호할 수 있다.
보호 절연막(PIN)은 제2 활성 패턴들(AP2)의 상부 측벽들 및 제2 소스/드레인 영역(SD2)을 덮을 수 있다. 적어도 하나의 제2 활성 패턴(AP2)의 상부 측벽 상의 보호 절연막(PIN)의 두께(T1)는 제2 소스/드레인 영역(SD2) 상의 보호 절연막(PIN)의 두께(T2)보다 더 클 수 있다. 적어도 하나의 제2 활성 패턴(AP2)의 상부 측벽 상의 보호 절연막(PIN)은 제2 라이너막(LIN2) 및 식각 정지막(ESL)을 포함하지만, 제2 소스/드레인 영역(SD2) 상의 보호 절연막(PIN)은 식각 정지막(ESL)만을 포함하기 때문이다.
제2 영역(RG2)의 게이트 전극들(GE) 각각의 폭은 제1 영역(RG1)의 게이트 전극들(GE) 각각의 폭보다 더 클 수 있다. 제2 영역(RG2)의 PMOSFET 영역(PR) 상의 소자 분리막(ST)의 리세스된 상면(RS)은, 이와 인접하는 게이트 전극(GE)의 바닥면보다 더 낮을 수 있다. 제2 영역(RG2)의 NMOSFET 영역(NR) 상의 게이트 전극들(GE)과 제2 라이너막(LIN2) 사이에 절연 패턴들(AO)이 개재될 수 있다. 제2 영역(RG2)의 제2 에어갭(AG2)은 서로 인접하는 게이트 스페이서들(GS), 서로 인접하는 절연 패턴들(AO), 제2 소스/드레인 영역(SD2) 및 제2 라이너막(LIN2)에 의해 둘러싸일 수 있다. 일 예로, 절연 패턴들(AO)은 소자 분리막(ST)과 동일한 실리콘 산화막을 포함할 수 있다.
도 3, 도 6, 도 8 및 도 10은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4a 및 도 5a는 각각 도 3의 A-A'선에 따른 단면도들이다. 도 4b 및 도 5b는 각각 도 3의 B-B'선에 따른 단면도들이다. 도 4c 및 도 5c는 각각 도 3의 C-C'선에 따른 단면도들이다. 도 4d 및 도 5d는 각각 도 3의 D-D'선에 따른 단면도들이다. 도 7a, 도 9a 및 도 11a는 각각 도 6, 도 8 및 도 10의 A-A'선에 따른 단면도들이다. 도 7b, 도 9b 및 도 11b는 각각 도 6, 도 8 및 도 10의 B-B'선에 따른 단면도들이다. 도 7c, 도 9c 및 도 11c는 각각 도 6, 도 8 및 도 10의 C-C'선에 따른 단면도들이다. 도 7d, 도 9d 및 도 11d는 각각 도 6, 도 8 및 도 10의 D-D'선에 따른 단면도들이다. 도 7e, 도 9e 및 도 11e는 각각 도 6, 도 8 및 도 10의 E-E'선에 따른 단면도들이다. 도 7f, 도 9f 및 도 11f는 각각 도 6, 도 8 및 도 10의 F-F'선에 따른 단면도들이다. 도 7g, 도 9g 및 도 11g는 각각 도 6, 도 8 및 도 10의 G-G'선에 따른 단면도들이다. 도 7h, 도 9h 및 도 11h는 각각 도 6, 도 8 및 도 10의 H-H'선에 따른 단면도들이다.
도 3 및 도 4a 내지 도 4d를 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 갖는 기판(100)이 제공될 수 있다. 제1 영역(RG1)은 로직 셀 영역일 수 있고, 제2 영역(RG2)은 주변 회로 영역일 수 있다. 기판(100)을 패터닝하여 활성 패턴들(AP1, AP2)이 형성될 수 있다. 구체적으로 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 서로 인접하는 활성 패턴들(AP1, AP2) 사이에 제1 트렌치들(TR1)이 형성될 수 있다.
제1 영역(RG1) 상의 활성 패턴들(AP1, AP2)간의 제1 방향(D1)으로의 간격(피치)은 제1 간격(P1)일 수 있다. 제2 영역(RG2) 상의 활성 패턴들(AP1, AP2)간의 제1 방향(D1)으로의 간격(피치)은 제2 간격(P2)일 수 있다. 제2 간격(P2)이 제1 간격(P1)보다 크도록 상기 패터닝 공정이 수행될 수 있다. 일 예로, 제1 영역(RG1) 상의 활성 패턴들(AP1, AP2) 각각의 폭과 제2 영역(RG2) 상의 활성 패턴들(AP1, AP2) 각각의 폭은 서로 실질적으로 동일할 수 있다.
제1 영역(RG1)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상의 활성 패턴들(AP1, AP2)을 잔류시키고 나머지 영역 상의 활성 패턴들(AP1, AP2)은 제거될 수 있다. 구체적으로, 제1 영역(RG1)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 덮는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 식각 공정을 수행할 수 있다. 이로써, PMOSFET 영역(PR) 상에는 제1 활성 패턴들(AP1)이 잔류할 수 있고 NMOSFET 영역(NR) 상에는 제2 활성 패턴들(AP2)이 잔류할 수 있다. 제2 영역(RG2) 역시 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에만 활성 패턴들(AP1, AP2)을 잔류시키고 나머지 영역의 활성 패턴들(AP1, AP2)은 제거될 수 있다.
제1 영역(RG1)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제1 트렌치들(TR1)보다 깊은 제2 트렌치(TR2)가 형성될 수 있다. 구체적으로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 기판(100)의 상부를 식각함으로써 제2 트렌치(TR2)가 형성될 수 있다.
기판(100)의 전면 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 제1 및 제2 트렌치들(TR1, TR2)을 모두 채우는 절연막(예를 들어, 실리콘 산화막)이 형성될 수 있다. 상기 절연막은 제1 및 제2 활성 패턴들(AP1, AP2)을 완전히 덮을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 상기 절연막을 리세스할 수 있다.
제1 영역(RG1) 상의 상기 절연막은 리세스(식각)되어, 소자 분리막(ST)의 상면이 제1 레벨(LV1)에 위치할 수 있다. 제2 영역(RG2) 상의 상기 절연막은 리세스(식각)되어, 소자 분리막(ST)의 상면이 제2 레벨(LV2)에 위치할 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)보다 더 낮을 수 있다. 제2 영역(RG2) 상의 활성 패턴들(AP1, AP2)간의 간격(P2)이 제1 영역(RG1) 상의 활성 패턴들(AP1, AP2)간의 간격(P1)보다 더 넓으므로, 제2 영역(RG2) 상의 상기 절연막의 식각은 제1 영역(RG1) 상의 상기 절연막의 식각보다 더 크게 이루어질 수 있다.
제1 및 제2 영역들(RG1, RG2) 상의 제1 활성 패턴들(AP1)의 노출된 상부들을 덮는 제1 라이너막(LIN1)이 형성될 수 있다. 제1 및 제2 영역들(RG1, RG2) 상의 제2 활성 패턴들(AP2)의 노출된 상부들을 덮는 제2 라이너막(LIN2)이 형성될 수 있다. 제1 및 제2 라이너막들(LIN1, LIN2)은 실리콘 질화막, 폴리실리콘막, 실리콘 산화막 중 적어도 하나로 형성될 수 있다. 제1 및 제2 라이너막들(LIN1, LIN2)은 서로 동일한 물질을 포함할 수 있고, 또는 서로 다른 물질을 포함할 수 있다. 본 실시예에서, 제1 라이너막(LIN1)은 폴리실리콘막을 포함하고, 제2 라이너막(LIN2)은 실리콘 질화막을 포함할 수 있다.
제1 및 제2 라이너막들(LIN1, LIN2)은 제1 및 제2 활성 패턴들(AP1, AP2) 상에 각각 선택적으로 형성될 수 있다. 예를 들어, PMOSFET 영역(PR)을 선택적으로 오픈하는 마스크를 이용하여 제1 라이너막(LIN1)을 제1 활성 패턴들(AP1) 상에 형성할 수 있고, NMOSFET 영역(NR)을 선택적으로 오픈하는 마스크를 이용하여 제2 라이너막(LIN2)을 제2 활성 패턴들(AP2) 상에 형성할 수 있다.
제1 및 제2 라이너막들(LIN1, LIN2)은 제1 및 제2 활성 패턴들(AP1, AP2)이 쓰러지는 것을 방지할 수 있다. 구체적으로, 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 및 제2 활성 패턴들(AP1, AP2)에 가해지는 스트레스를 해소할 수 있다.
도 3 및 도 5a 내지 도 5d를 참조하면, 제2 영역(RG2)의 제1 및 제2 라이너막들(LIN1, LIN2) 상에 절연 패턴들(AO)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 완전히 덮는 추가 절연막이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 상기 추가 절연막을 식각할 수 있다. 제2 영역(RG2) 상에는 상기 추가 절연막이 식각되어 절연 패턴들(AO)이 형성될 수 있다.
일 실시예로, 상기 식각 공정은 제1 영역(RG1) 상의 제1 및 제2 라이너막들(LIN1, LIN2)이 제거될 때까지 수행될 수 있다. 다른 실시예로, 상기 식각 공정은 제1 영역(RG1) 상의 제1 및 제2 라이너막들(LIN1, LIN2)이 완전히 제거되기 전에 종료될 수 있다. 이로써, 도시되진 않았지만, 제1 영역(RG1) 상에도 제1 및 제2 라이너막들(LIN1, LIN2)이 잔류할 수 있다.
제2 영역(RG2) 상의 소자 분리막(ST)의 상면은 제1 영역(RG1) 상의 소자 분리막(ST)의 상면에 비해 더 낮으므로, 상기 식각 공정 이후에도 제1 및 제2 라이너막들(LIN1, LIN2)의 일부가 잔류할 수 있다. 제1 및 제2 라이너막들(LIN1, LIN2) 상의 절연 패턴들(AO) 역시 잔류할 수 있다. 제2 영역(RG2) 상의 제1 및 제2 라이너막들(LIN1, LIN2)은 제1 및 제2 활성 패턴들(AP1, AP2)의 측벽들의 적어도 일부를 덮을 수 있다.
도 6 및 도 7a 내지 도 7h를 참조하면, 기판(100)의 전면 상에 열처리 공정이 수행될 수 있다. 본 실시예에서 제1 라이너막(LIN1)은 폴리실리콘막일 수 있으므로, 상기 열처리 공정 동안 산화될 수 있다. 이로써, 제2 영역(RG2) 상의 제1 라이너막(LIN1)으로부터 실리콘 산화막이 형성될 수 있다. 산화된 제1 라이너막(LIN1) 및 절연 패턴들(AO)은 소자 분리막(ST)을 구성할 수 있다 (도 7g 및 7h 참조). 반면, 제2 영역(RG2) 상의 제2 라이너막(LIN2)은 그대로 잔류할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다. 제2 영역(RG2) 상의 희생 패턴들(PP) 각각의 폭은 제1 영역(RG1) 상의 희생 패턴들(PP) 각각의 폭보다 더 크게 형성될 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
상기 이방성 식각 공정으로 제1 및 제2 활성 패턴들(AP1, AP2) 상의 스페이서막이 식각되어, 잔류 스페이서막들(RSL)이 형성될 수 있다. 잔류 스페이서막들(RSL)은 게이트 스페이서들(GS)과 함께 동시에 형성되므로, 이들은 서로 동일한 물질을 포함할 수 있다. 제2 영역(RG2) 상의 활성 패턴들(AP1, AP2)간의 간격(P2)이 제1 영역(RG1) 상의 활성 패턴들(AP1, AP2)간의 간격(P1)보다 더 넓으므로, 제2 영역(RG2) 상의 잔류 스페이서막들(RSL)의 식각은 제1 영역(RG1) 상의 잔류 스페이서막들(RSL)의 식각보다 더 크게 이루어질 수 있다. 따라서, 제2 영역(RG2) 상의 잔류 스페이서막(RSL)의 두께는 제1 영역(RG1) 상의 잔류 스페이서막(RSL)의 두께보다 더 얇을 수 있다.
도 8 및 도 9a 내지 도 9h를 참조하면, PMOSFET 영역(PR) 상의 희생 패턴들(PP) 각각의 양측에 제1 소스/드레인 영역들(SD1)이 형성될 수 있고, NMOSFET 영역(NR) 상의 희생 패턴들(PP) 각각의 양측에 제2 소스/드레인 영역들(SD2)이 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 식각하여, 리세스 영역들(RSG)을 형성할 수 있다. 제1 영역(RG1) 상의 잔류 스페이서막들(RSL)은 상대적으로 두꺼우므로, 상기 식각 공정 후에도 일부가 잔류할 수 있다. 제1 영역(RG1) 상의 잔류 스페이서막들(RSL)은, 상기 식각 공정 동안 그 아래의 소자 분리막(ST)을 보호할 수 있다.
제2 영역(RG2) 상의 잔류 스페이서막들(RSL)은 상대적으로 얇으므로, 상기 식각 공정 동안 제2 영역(RG2) 상의 잔류 스페이서막들(RSL)은 모두 제거될 수 있다. 잔류 스페이서막들(RSL)이 모두 제거됨으로써, 제2 영역(RG2)의 PMOSFET 영역(PR) 상의 소자 분리막(ST)은 상기 식각 공정 동안 과식각될 수 있다. 이로써, 제2 영역(RG2)의 PMOSFET 영역(PR) 상의 소자 분리막(ST)은 리세스된 상면(RS)을 가질 수 있다. 제2 영역(RG2)의 NMOSFET 영역(NR) 상의 제2 라이너막(LIN2)은 상기 식각 공정 동안 그 아래의 소자 분리막(ST)을 보호할 수 있다. 따라서, 제2 영역(RG2)의 NMOSFET 영역(NR) 상의 소자 분리막(ST)은 제2 영역(RG2)의 PMOSFET 영역(PR) 상의 소자 분리막(ST)에 비해 더 높은 레벨의 상면을 가질 수 있다.
제1 활성 패턴들(AP1)의 리세스 영역들(RSG)의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여, 제1 소스/드레인 영역들(SD1)이 형성될 수 있다. 제1 소스/드레인 영역들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 제1 채널 영역(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 각각의 제1 소스/드레인 영역들(SD1)은 기판(100)의 반도체 원소보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 제1 소스/드레인 영역들(SD1)은 실리콘-게르마늄을 포함할 수 있다.
제2 활성 패턴들(AP2)의 리세스 영역들(RSG)의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 제2 소스/드레인 영역들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 제2 채널 영역(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 영역들(SD2)은 실리콘을 포함할 수 있다.
제1 소스/드레인 영역들(SD1)과 제2 소스/드레인 영역들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 영역들(SD1)과 제2 소스/드레인 영역들(SD2)은 동시에 형성되지 않을 수 있다.
본 실시예에서, 상기 에피택시얼 성장 공정 동안 에피택시얼 패턴들이 병합되어, 제1 방향(D1)으로 서로 인접하는 제1 활성 패턴들(AP1) 상에는 하나의 제1 소스/드레인 영역(SD1)이 형성될 수 있다. 이로써, 제1 소스/드레인 영역(SD1)과 소자 분리막(ST) 사이에 제1 에어갭(AG1)이 형성될 수 있다. 본 실시예에서, 상기 에피택시얼 성장 공정 동안 에피택시얼 패턴들이 병합되어, 제1 방향(D1)으로 서로 인접하는 제2 활성 패턴들(AP2) 상에는 하나의 제2 소스/드레인 영역(SD2)이 형성될 수 있다. 이로써, 제2 소스/드레인 영역(SD2)과 소자 분리막(ST) 사이에 제2 에어갭(AG2)이 형성될 수 있다.
도 10 및 도 11a 내지 도 11h를 참조하면, 기판(100)의 전면 상에 식각 정지막(ESL)이 콘포멀하게 형성될 수 있다. 식각 정지막(ESL)은 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 직접 덮을 수 있다. 식각 정지막(ESL)은 실리콘 질화막을 포함할 수 있다. 제2 영역(RG2)의 NMOSFET 영역(NR) 상에 있어서, 식각 정지막(ESL)과 제2 라이너막(LIN2)은 보호 절연막(PIN)을 구성할 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(140)이 형성될 수 있다. 일 예로, 제1 층간 절연막(140)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(140)이 평탄화될 수 있다. 제1 층간 절연막(140)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(140)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)을 제거하는 것은 실리콘을 선택적으로 식각하는 습식 식각을 이용할 수 있다. 상기 습식 식각 동안, 제2 영역(RG2)의 PMOSFET 영역(PR) 상의 제1 에어갭(AG1)을 통해 식각액이 제1 소스/드레인 영역(SD1)으로 침투할 수 있다. 그러나, 제1 소스/드레인 영역(SD1)은 실리콘-게르마늄으로 형성되기 때문에 상기 식각액이 침투할 지라도 식각되지 않을 수 있다. 반면 제2 소스/드레인 영역(SD2)은 실리콘으로 형성되기 때문에, 상기 식각액이 침투할 경우 제2 소스/드레인 영역(SD2)이 식각되는 문제가 발생할 수 있다. 그러나, 본 발명의 실시예들에 따르면 제2 라이너막(LIN2)이 희생 패턴들(PP) 아래에 잔류하기 때문에 상기 식각액이 제2 에어갭(AG2)으로 침투하는 것을 막을 수 있다. 제1 영역(RG1)의 경우 잔류 스페이서막들(RSL)이 희생 패턴들(PP)과 제2 소스/드레인 영역들(SD2) 사이에 존재하기 때문에, 상기 습식 식각 동안 제2 소스/드레인 영역들(SD2)이 식각되는 것을 막을 수 있다.
희생 패턴들(PP)이 제거된 각각의 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 유전 패턴(GI)은 상기 빈 공간을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 상기 빈 공간을 완전히 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
후속으로, 게이트 전극들(GE)의 상부들이 리세스될 수 있다. 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2a 내지 도 2h를 다시 참조하면, 제1 층간 절연막(140) 및 게이트 캐핑 패턴들(GP) 상에 제2 층간 절연막(150)이 형성될 수 있다. 제2 층간 절연막(150)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(150)은 CVD 공정에 의해 형성될 수 있다.
제2 층간 절연막(150) 및 제1 층간 절연막(140)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)에 접속하는 콘택들(AC)이 형성될 수 있다. 구체적으로 콘택들(AC)을 형성하는 것은, 제2 층간 절연막(150) 및 제1 층간 절연막(140)을 관통하는 콘택 홀들을 형성하는 것, 및 상기 콘택 홀들을 채우는 도전막을 형성하는 것을 포함할 수 있다. 일 예로, 상기 도전막은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
후속으로, 도시되진 않았지만, 제2 층간 절연막(150) 상에 추가적인 층간 절연막 및 금속 배선들이 형성될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 C-C'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2h를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2h 및 도 12를 참조하면, 제2 영역(RG2)의 NMOSFET 영역(NR)뿐만 아니라 제1 영역(RG1)의 NMOSFET 영역(NR) 상에도 제2 라이너막(LIN2)이 제공될 수 있다. 제1 영역(RG1)의 NMOSFET 영역(NR)의 제2 라이너막(LIN2)은 소자 분리막(ST)과 잔류 스페이서막(RSL) 사이에 개재될 수 있다. 제1 영역(RG1)의 NMOSFET 영역(NR) 상의 제2 라이너막(LIN2) 및 식각 정지막(ESL)은 보호 절연막(PIN)을 구성할 수 있다. 제1 영역(RG1)의 NMOSFET 영역(NR) 상의 제2 라이너막(LIN2)의 바닥면의 레벨은 제2 영역(RG2)의 NMOSFET 영역(NR) 상의 제2 라이너막(LIN2)의 바닥면의 레벨보다 더 높을 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 14a 내지 도 14f는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2h를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13 및 도 14a 내지 도 14f를 참조하면, 제3 영역(RG3) 및 제4 영역(RG4)을 갖는 기판(100)이 제공될 수 있다. 제3 영역(RG3) 및 제4 영역(RG4)은, 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역 또는 I/O 단자를 구성하는 고전압 트랜지스터들이 배치되는 주변 회로 영역일 수 있다.
제3 영역(RG3) 및 제4 영역(RG4) 상에 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP)이 제공될 수 있다. 제3 영역(RG3) 및 제4 영역(RG4) 상의 활성 패턴들(AP)은 서로 실질적으로 동일한 폭을 가질 수 있다. 제3 영역(RG3) 상의 서로 인접하는 활성 패턴들(AP)간의 간격(피치)은 제4 영역(RG4) 상의 서로 인접하는 활성 패턴들(AP)간의 간격(피치)과 실질적으로 동일할 수 있다.
제3 영역(RG3) 상에서 서로 인접하는 활성 패턴들(AP) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제4 영역(RG4) 상에서 서로 인접하는 활성 패턴들(AP) 사이에 제2 트렌치(TR2)가 정의될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 더 깊을 수 있다. 다시 말하면, 제3 영역(RG3) 상의 활성 패턴들(AP)의 높이(즉, 수직적 길이)는 제4 영역(RG4) 상의 활성 패턴들(AP)의 높이보다 더 작을 수 있다.
제4 영역(RG4) 상의 활성 패턴들(AP) 각각은 제1 부분(PA1) 및 제1 부분(PA1) 상의 제2 부분(PA2)을 포함할 수 있다. 제1 부분(PA1)은 활성 패턴(AP)의 하부에 위치할 수 있고, 제2 부분(PA2)은 활성 패턴(AP)의 상부에 위치할 수 있다. 활성 패턴(AP)은, 기판(100)의 바닥면으로부터 멀어질수록 제1 방향(D1)으로의 폭이 감소할 수 있다. 제1 부분(PA1)과 제2 부분(PA2) 사이의 경계에서, 활성 패턴(AP)의 폭이 급격히(불연속적으로) 감소할 수 있다. 다시 말하면, 제1 부분(PA1)과 제2 부분(PA2) 사이의 경계에서 활성 패턴(AP)의 측벽은 계단식 프로파일을 가질 수 있다.
제4 영역(RG4) 상의 활성 패턴(AP)의 제2 부분(PA2)의 양 측벽들 상에 라이너막들(LIN)이 제공될 수 있다. 라이너막(LIN)의 외측벽은 활성 패턴(AP)의 제1 부분(PA1)의 측벽과 정렬될 수 있다. 일 예로, 라이너막(LIN)은 실리콘 질화막, 실리콘 산화막 및 폴리실리콘막 중 적어도 하나를 포함할 수 있다. 다른 예로, 라이너막(LIN)은 실리콘 질화막, 실리콘 산화막 및 폴리실리콘막 중 적어도 두 개로 이루어진 다중 막을 포함할 수 있다. 한편, 제3 영역(RG3) 상에는 라이너막이 존재하지 않을 수 있다.
본 실시예에서, 제3 영역(RG3) 및 제4 영역(RG4) 상의 트랜지스터들은 서로 동일한 도전형의 PMOSFET 이거나, 서로 동일한 도전형의 NMOSFET 일 수 있다. 또는, 제3 영역(RG3)의 트랜지스터들과 제4 영역(RG4)의 트랜지스터들은 서로 다른 도전형을 가질 수 있으며, 특별히 제한되는 것은 아니다.
도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다. 도 16a, 도 17a, 도 18a 및 도 19a는 도 15의 A-A'선에 따른 단면도들이다. 도 16b, 도 17b, 도 18b 및 도 19b는 도 15의 B-B'선에 따른 단면도들이다. 도 16c, 도 17c, 도 18c 및 도 19c는 도 15의 C-C'선에 따른 단면도들이다. 도 16d, 도 17d, 도 18d 및 도 19d는 도 15의 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 3 내지 도 11h를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15 및 도 16a 내지 도 16d를 참조하면, 제3 영역(RG3) 및 제4 영역(RG4)을 갖는 기판(100)이 제공될 수 있다. 제3 영역(RG3) 및 제4 영역(RG4)은 로직 셀 영역 또는 주변 회로 영역일 수 있다. 기판(100)을 패터닝하여 활성 패턴들(AP)이 형성될 수 있다. 구체적으로 활성 패턴들(AP)을 형성하는 것은, 기판(100) 상에 마스크 패턴들(MA)을 형성하는 것, 및 마스크 패턴들(MA)을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 서로 인접하는 활성 패턴들(AP) 사이에 제1 트렌치들(TR1)이 형성될 수 있다.
도 15 및 도 17a 내지 도 17d를 참조하면, 제3 영역(RG3) 상에 몰드막(MO)이 형성될 수 있다. 몰드막(MO)은 제3 영역(RG3) 상의 활성 패턴들(AP)을 완전히 덮을 수 있다. 몰드막(MO)은 제4 영역(RG4)을 노출할 수 있다.
노출된 제4 영역(RG4) 상에 활성 패턴들(AP)의 측벽들을 덮는 라이너막들(LIN)이 형성될 수 있다. 구체적으로, 기판(100) 상에 라이너막(LIN)을 형성하고 이를 이방성 식각할 수 있다. 이로서, 제4 영역(RG4)의 활성 패턴들(AP)의 측벽들을 덮는 스페이서 형태의 라이너막들(LIN)이 형성될 수 있다. 한편, 제3 영역(RG3)은 몰드막(MO)에 의해 보호되어, 제3 영역(RG3)의 활성 패턴들(AP) 상에는 라이너막들(LIN)이 형성되지 않을 수 있다.
도 15 및 도 18a 내지 도 18d를 참조하면, 몰드막(MO), 마스크 패턴들(MA) 및 라이너막(LIN)을 식각 마스크로 기판(100)을 식각하여, 제4 영역(RG4)에 제2 트렌치들(TR2)이 형성될 수 있다. 몰드막(MO)에 의해, 상기 식각 공정 동안 제3 영역(RG3)의 기판(100)은 식각되지 않을 수 있다. 제4 영역(RG4)의 제2 트렌치들(TR2)은 제3 영역(RG3)의 제1 트렌치들(TR1)보다 더 깊을 수 있다. 한편, 제4 영역(RG4)의 활성 패턴들(AP) 각각은 제1 부분(PA1) 및 제1 부분(PA1) 상의 제2 부분(PA2)을 포함할 수 있다.
라이너막(LIN)이 상기 식각 공정의 식각 마스크로 사용되기 때문에, 제4 영역(RG4)의 활성 패턴(AP)의 제1 부분(PA1)의 측벽은 라이너막(LIN)의 외측벽과 정렬될 수 있다. 제1 부분(PA1)과 제2 부분(PA2) 사이의 경계에서 활성 패턴(AP)의 측벽은 계단식 프로파일을 가질 수 있다.
도 15 및 도 19a 내지 도 19d를 참조하면, 몰드막(MO)이 제거될 수 있다. 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100) 상에 활성 패턴들(AP)을 완전히 덮는 절연막이 형성될 수 있다. 활성 패턴들(AP)의 상면들이 노출될 때까지 상기 절연막을 평탄화할 수 있다. 이와 함께, 마스크 패턴들(MA)은 제거될 수 있다. 이후 상기 절연막을 리세스하여, 활성 패턴들(AP)의 상부들이 노출될 수 있다. 리세스된 상기 절연막으로부터 소자 분리막(ST)이 형성될 수 있다. 상기 절연막을 리세스할 때 라이너막(LIN)도 함께 리세스될 수 있다.
도 13 및 도 14a 내지 도 14f를 다시 참조하면, 앞서 도 6 내지 도 11h를 참조하여 설명한 것과 같이 희생 패턴들이 형성되고, 상기 희생 패턴들 양 측에 소스/드레인 영역들(SD)이 형성되며, 상기 희생 패턴들이 게이트 전극들(GE)로 교체될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1 영역 및 제2 영역을 갖는 기판;
    상기 제1 영역 상의 제1 활성 패턴들;
    상기 제2 영역 상의 제2 활성 패턴들;
    상기 제1 및 제2 영역들 상에서 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막;
    상기 제1 활성 패턴들 사이의 상기 소자 분리막 상의 잔류 스페이서막; 및
    상기 제2 활성 패턴들 사이의 상기 소자 분리막 상의 제1 라이너막을 포함하되,
    상기 제2 활성 패턴들간의 피치는 상기 제1 활성 패턴들간의 피치보다 크고,
    상기 잔류 스페이서막의 바닥면은 상기 제1 라이너막의 바닥면보다 더 높은 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 활성 패턴들을 가로지르는 제1 게이트 전극;
    상기 제2 활성 패턴들을 가로지르는 제2 게이트 전극; 및
    상기 제1 및 제2 게이트 전극들 각각의 양 측 상의 게이트 스페이서들을 더 포함하되,
    상기 잔류 스페이서막은 상기 게이트 스페이서들과 동일한 물질을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 작은 반도체 소자.
  10. 제7항에 있어서,
    상기 제1 라이너막은, 상기 제2 활성 패턴들의 상부 측벽들 및 상기 제2 활성 패턴들 사이의 상기 소자 분리막의 상면을 덮는 반도체 소자.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102519551B1 (ko) * 2017-08-03 2023-04-10 삼성전자주식회사 반도체 소자
US10529624B2 (en) * 2017-11-21 2020-01-07 International Business Machines Corporation Simple contact over gate on active area
EP3718142A4 (en) * 2017-11-30 2021-09-22 Intel Corporation STRUCTURING RIBS FOR THE PRODUCTION OF AN INTEGRATED CIRCUIT
US10373877B1 (en) * 2018-05-22 2019-08-06 Globalfoundries Inc. Methods of forming source/drain contact structures on integrated circuit products
KR102468784B1 (ko) 2018-06-29 2022-11-22 삼성전자주식회사 반도체 소자
KR20210047408A (ko) 2019-10-21 2021-04-30 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20220091655A (ko) * 2020-12-23 2022-07-01 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160284697A1 (en) * 2015-03-27 2016-09-29 Changseop YOON Semiconductor device

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833602B1 (en) 2002-09-06 2004-12-21 Lattice Semiconductor Corporation Device having electrically isolated low voltage and high voltage regions and process for fabricating the device
KR100521382B1 (ko) 2003-06-30 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터 제조 방법
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US7691722B2 (en) 2006-03-14 2010-04-06 Micron Technology, Inc. Isolation trench fill using oxide liner and nitride etch back technique with dual trench depth capability
US7935610B2 (en) 2006-11-28 2011-05-03 Micron Technology, Inc. Semiconductor device isolation structures
US7560785B2 (en) 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US8748989B2 (en) 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
JP5766665B2 (ja) 2012-08-01 2015-08-19 株式会社沖データ 画像処理装置、印刷ジョブ管理方法および画像形成システム
US9349837B2 (en) * 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US8823132B2 (en) 2013-01-08 2014-09-02 United Microelectronics Corp. Two-portion shallow-trench isolation
US9147682B2 (en) * 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9159832B2 (en) 2013-03-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
US20140374838A1 (en) 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Nitride Liners and Methods of Forming the Same
US9219115B2 (en) 2013-10-11 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Forming conductive STI liners for FinFETS
US9159833B2 (en) * 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9419134B2 (en) 2014-01-13 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strain enhancement for FinFETs
US9343370B1 (en) 2014-11-28 2016-05-17 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
KR102379267B1 (ko) * 2015-04-01 2022-03-28 삼성전자주식회사 아이솔레이션 영역 상의 스페이서를 갖는 반도체 소자
KR102380818B1 (ko) * 2015-04-30 2022-03-31 삼성전자주식회사 반도체 소자
KR102389813B1 (ko) * 2015-05-19 2022-04-22 삼성전자주식회사 반도체 소자
KR20160141034A (ko) 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102449901B1 (ko) 2015-06-23 2022-09-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
TWI647764B (zh) 2015-07-01 2019-01-11 聯華電子股份有限公司 半導體元件及其製作方法
US9953881B2 (en) * 2015-07-20 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device
US9553194B1 (en) 2015-07-29 2017-01-24 Globalfoundries Inc. Method for improved fin profile
TWI660461B (zh) 2015-09-03 2019-05-21 聯華電子股份有限公司 半導體元件及其製作方法
TWI668866B (zh) * 2015-10-07 2019-08-11 聯華電子股份有限公司 半導體元件及其製作方法
KR102476356B1 (ko) 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102427326B1 (ko) * 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9570555B1 (en) * 2015-10-29 2017-02-14 International Business Machines Corporation Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices
KR102413371B1 (ko) * 2015-11-25 2022-06-28 삼성전자주식회사 반도체 소자
US9450095B1 (en) * 2016-02-04 2016-09-20 International Business Machines Corporation Single spacer for complementary metal oxide semiconductor process flow
US9755019B1 (en) * 2016-03-03 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9865504B2 (en) * 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
KR102587891B1 (ko) * 2016-12-22 2023-10-12 삼성전자주식회사 반도체 소자
KR102519551B1 (ko) * 2017-08-03 2023-04-10 삼성전자주식회사 반도체 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160284697A1 (en) * 2015-03-27 2016-09-29 Changseop YOON Semiconductor device

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