JP2011009296A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】フィントランジスタの素子分離膜中にボイドが発生しにくい構造の半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１の基準面１０３及び第１の基準面１０３よりも高い位置に設けられた第２の基準面１０４を有するシリコン基板１００を備えている。シリコン基板１００の上には、互いに間隔をおいて、上面が第２の基準面１０３よりも高い位置にあり、フィントランジスタを構成するフィン１２１及びフィン１２２が形成されている。第１の基準面１０３の上には、上面がフィン１２１及びフィン１２２の上面よりも低い位置にある第１の素子分離膜１３１Ａが形成されている。第１の基準面１０３を挟んで隣接する２つのフィン１２１の間隔は、第２の基準面１０４を挟んで隣接する２つのフィン１２２の間隔よりも広い。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特にチャネルにフィン構造を用いたフィン型電界効果トランジスタを備えた半導体装置及びその製造方法に関する。
半導体集積回路装置の高集積化、高機能化及び高速化のために、さらに微細な半導体デバイスが常に求められている。ゲート長３０ｎｍ以下の半導体デバイス(トランジスタ)において、短チャネル効果は大きな課題であり、従来の平面型(Planar)デバイスに用いられているプロセス技術とその応用のみでは解決するのが困難である。そこで、シリコン基板をエッチングして形成したフィンと、フィンの表面に形成されたゲート絶縁膜と、フィンを両側から挟むゲート電極とを有する、ダブルゲート構造の立体型デバイスによる短チャネル効果の抑制が検討されている。立体型デバイスの中でも、フィン型電界効果トランジスタ（ＦＩＮＦＥＴ、以下フィントランジスタと称する。）は、他の立体型デバイスと比べて平面型デバイスの製造プロセスとの互換性が高い。このため、従来のプロセス技術を最適化することにより比較的容易に形成することができる。また、ダブルゲート構造を１度のリソグラフィにより同時に形成するため、ゲート間のアライメントずれがなく、プロセス上特性ばらつきが比較的小さなデバイスを作製することができる。
互いに分離されたフィンを容易に形成することができるため、シリコン層の間に絶縁層が形成されたシリコンオンインシュレータ（ＳＯＩ）基板を用いてフィントランジスタを形成する方法が検討されている（例えば、特許文献１を参照。）。しかし、フィントランジスタはその構造上、チャネル領域外の寄生抵抗(Source／Drain-Extension抵抗やシリサイド界面抵抗)が大きくなる。また、その立体構造によりチャネル-チャネル間に寄生容量が発生するため、動作特性が劣化するという問題を有している。この問題を解決するために、バルクシリコン基板上にフィントランジスタを形成することが検討されている（例えば、非特許文献１を参照。）。バルクシリコン基板上にフィントランジスタを形成すれば、必要に応じてフィントランジスタと従来の平面型デバイスとを混載することが可能となる。フィントランジスタと平面型デバイスとの混載により、フィントランジスタよりも平面型デバイスが優位となる部分には平面型デバイスを継続して利用することが可能となる。
特開２００８−１４１０９７号公報
T. Park, et al., "Static noise margin of the full DG-CMOS SRAM cell using bulk FinFETs (Omega MOSFETs)," in IEDM Tech. Dig., ２００３年, ２-２, ｐ.２７-３０
しかしながら、従来のバルクシリコン基板上に形成されたフィントランジスタは、次のような問題を有している。バルクシリコン基板上にフィントランジスタを形成する場合には、通常はフィン同士を分離するために、フィン間に素子分離トレンチを形成する必要がある。半導体装置の微細化が進みフィン間のピッチが狭くなると、フィン間の素子分離トレンチのアスペクト比が高くなる。これにより、素子分離トレンチへの素子分離膜の埋め込みが困難となり、素子分離膜中にボイドが発生する。ボイドが発生した場合、ボイド中に異物が残留したり、ボイド中にゲート絶縁膜やゲート電極材料が堆積されたり、パーティクルが発生したりするため、歩留まりの低下及び特性異常が生じる。
本発明は、前記の問題を解決し、微細化した場合においてもフィントランジスタの素子分離膜中にボイドが発生しにくい構造の半導体装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は半導体装置を、バルク基板上に形成したフィントランジスタのうちの一部において、素子分離の深さを浅くした構成とする。
具体的に、本発明に係る半導体装置は、第１の基準面及び該第１の基準面よりも高い位置に設けられた第２の基準面を有するシリコン基板と、シリコン基板の上に互いに間隔をおいて形成され、上面が第２の基準面よりも高い位置にあり、フィントランジスタを構成する複数のフィンと、第１の基準面の上に形成され、上面がフィンの上面よりも低い位置にある第１の素子分離膜とを備え、第１の基準面を挟んで隣接する２つのフィン同士の間隔は、第２の基準面を挟んで隣接する２つのフィン同士の間隔よりも広いことを特徴とする。
本発明の半導体装置は、第１の基準面を挟んで隣接する２つのフィン同士の間隔が、第２の基準面を挟んで隣接する２つのフィン同士の間隔よりも広い。このため、フィン同士の間に厚い素子分離膜を形成する場合に、ボイドが発生しにくい。また、厚い素子分離膜を形成する必要がない部分においては、フィン同士の間隔が狭く集積度を向上させることができる。従って、フィントランジスタの特性を低下させることなく、半導体装置の微細化が可能となる。
本発明の半導体装置において、複数のフィンは、第１の基準面の上に形成された第１のフィンと、第２の基準面の上に形成された第２のフィンとを含み、第１のフィンは、第１のフィントランジスタを構成し、第２のフィンは、第２のフィントランジスタを構成し、第１のフィントランジスタは、第１のフィンと、第１のフィンにおける第１の素子分離膜よりも上側の部分を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜を覆う第１のゲート電極とを有し、第２のフィントランジスタは、第２のフィンと、第２のフィンの側壁の少なくとも一部及び上面を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を覆う第２のゲート電極とを有していてもよい。
本発明の半導体装置は、第２の基準面の上に形成され、上面が第２のフィンの上面よりも下側に位置する第２の素子分離膜をさらに備え、第２のゲート絶縁膜は、第２のフィンにおける第２の素子分離膜よりも上側の部分を覆うように形成されていてもよい。
この場合において、第１の素子分離膜の上面の位置と、第２の素子分離膜の上面の位置とは高さが等しい構成であってもよい。
本発明の半導体装置において、第２のゲート絶縁膜は、第２のフィンの側壁及び上面並びに及び第２の基準面の上を覆うように形成され、互いに隣接する第２のフィントランジスタにおける第２のゲート絶縁膜は、一体に形成されていてもよい。
本発明の半導体装置において、第２のフィントランジスタは互いに電気的に並列に接続されていてもよい。
本発明の半導体装置において、隣接する第２のフィントランジスタにおける第２のゲート電極は、一体に形成されていてもよい。
本発明の半導体装置において、一のフィンと隣接するフィンの一方は、第１の基準面を挟んで隣接し、他方は、第２の基準面を挟んで隣接し、一のフィンにより構成されたフィントランジスタと、一のフィンと第２の基準面を挟んで隣接するフィンにより構成されたフィントランジスタとは、互いに電気的に並列に接続されている構成としてもよい。
この場合において、一のフィンと、一のフィンと第２の基準面を挟んで隣接するフィンとは、第２の基準面を囲むように一体に形成されていてもよい。
本発明の半導体装置は、第２の基準面の上に形成され、上面がフィンの上面よりも下側に位置する第２の素子分離膜をさらに備えていてもよい。
この場合において、第１の素子分離膜の上面と、第２の素子分離膜の上面とは高さが等しい構成としてもよい。
本発明の半導体装置において、並列に接続された２つのフィントランジスタのゲート絶縁膜は一体に形成され、ゲート絶縁膜は第２の基準面と接して形成されていることが好ましい。
本発明の半導体装置において、並列に接続された２つのフィントランジスタのゲート電極は一体に形成されていることが好ましい。
本発明に係る第１の半導体装置の製造方法は、シリコン基板の第１の領域を選択的にエッチングすることにより、第１の領域にトレンチ及び該トレンチに囲まれた第１のフィンを形成する工程（ａ）と、シリコン基板を選択的にエッチングすることにより、トレンチの底面を第１の基準面まで掘り下げ、第２の領域において第１の基準面よりも高い位置に第２の基準面を形成すると共に複数の第２のフィンを形成する工程（ｂ）と、第１の基準面の上に上面が第１のフィンの上面よりも低い位置にある第１の素子分離膜を形成する工程（ｃ）と、第１のフィントランジスタを構成する第１のゲート絶縁膜及び第１のゲート電極を、第１のフィンの第１の素子分離膜よりも上側の部分を覆うように形成すると共に、第２のフィントランジスタを構成する第２のゲート絶縁膜及び第２のゲート電極を、第２のフィンの側壁の少なくとも一部及び上面を覆うように形成する工程（ｄ）とを備え、第１のフィン同士の間隔は、第２のフィン同士の間隔よりも広く、互いに隣接する第２のフィントランジスタの第２のゲート絶縁膜及び第２のゲート電極は、一体に形成されていることを特徴とする。
第１の半導体装置の製造方法は、シリコン基板を選択的にエッチングすることにより、トレンチの底面を第１の基準面まで掘り下げ、第２の領域において第１の基準面よりも高い位置に第２の基準面を形成すると共に複数の第２のフィンを形成する工程を備えている。このため、フィン同士の間隔が広い領域においては素子分離膜を形成するトレンチを深くし、フィン同士の間隔が狭い領域においては素子分離膜を形成するトレンチを浅くすることが容易にできる。従って、素子分離膜にボイドが生じにくく且つ微細化されたフィントランジスタを有する半導体装置を容易に製造することが可能となる。
第１の半導体装置の製造方法において、工程（ｃ）では、第２の基準面の上に上面が第２のフィンの上面よりも低い位置にある第２の素子分離膜を形成してもよい。また、工程（ｄ）では、第２のゲート絶縁膜を第２の基準面の上に接するように形成してもよい。
本発明に係る第２の半導体装置の製造方法は、シリコン基板の上に犠牲膜及び犠牲膜の側面上を覆うサイドウォールスペーサを形成する工程（ａ）と、犠牲膜及びサイドウォールスペーサをマスクとしてシリコン基板をエッチングすることにより第１のトレンチを形成する工程（ｂ）と、サイドウォールスペーサを残し且つ犠牲膜を除去した状態においてシリコン基板をエッチングすることにより、第１のトレンチの底面を第１の基準面まで掘り下げると共に、犠牲膜が形成されていた部分を第１の基準面よりも高い第２の基準面まで掘り下げて第２のトレンチを形成し且つサイドウォールスペーサが形成された部分にフィンを形成する工程（ｃ）と、第１の基準面の上に上面がフィンの上面よりも低い位置にある第１の素子分離膜を形成する工程（ｄ）と、フィントランジスタを構成するゲート絶縁膜及びゲート電極をフィンの第１の素子分離膜よりも上側の部分及び第２の基準面の上を覆うように形成する工程（ｅ）とを備えていることを特徴とする。
第２の半導体装置の製造方法は、サイドウォールスペーサを残し且つ犠牲膜を除去した状態においてシリコン基板をエッチングすることにより、第１のトレンチの底面を第１の基準面まで掘り下げると共に、犠牲膜が形成されていた部分を第１の基準面よりも高い第２の基準面まで掘り下げて第２のトレンチを形成し且つサイドウォールスペーサが形成された部分にフィンを形成する工程を備えている。このため、フィン同士の間隔が広い領域においては素子分離膜を形成するトレンチを深くし、フィン同士の間隔が狭い領域においては素子分離膜を形成するトレンチを浅くすることが容易にできる。また、フィン同士の間隔を非常に狭くすることができ、リソグラフィの限界を超えて微細化することも可能となる。従って、素子分離膜にボイドが生じにくく且つ微細化されたフィントランジスタを有する半導体装置を容易に製造することが可能となる。
第２の半導体装置の製造方法において、工程（ｄ）では、第２の基準面の上に上面がフィンの上面よりも低い位置にある第２の素子分離膜を形成してもよい。
第２の半導体装置の製造方法において、工程（ｅ）では、第２のゲート絶縁膜を第２の基準面の上に接するように形成してもよい。
本発明に係る半導体装置及びその製造方法によれば、微細化した場合においてもフィントランジスタの素子分離膜中におけるボイドの発生を抑えることができる。
（ａ）及び（ｂ）は第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。 第１の実施形態に係る半導体層の製造方法を工程順に示す断面図である。 第１の実施形態に係る半導体層の製造方法の一工程を示す平面図である。 第１の実施形態に係る半導体層の製造方法を工程順に示す断面図である。 第１の実施形態に係る半導体層の製造方法を工程順に示す断面図である。 第１の実施形態の一変形例に係る半導体装置を示す断面図である。 第１の実施形態の一変形例に係る半導体層の製造方法の一工程を示す断面図である。 （ａ）及び（ｂ）は第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図である。 第２の実施形態に係る半導体層の製造方法を工程順に示す断面図である。 第２の実施形態に係る半導体層の製造方法の一工程を示す平面図である。 第２の実施形態に係る半導体層の製造方法を工程順に示す断面図である。 第２の実施形態の一変形例に係る半導体装置を示す断面図である。 第２の実施形態の一変形例に係る半導体層の製造方法の一工程を示す断面図である。
（第１の実施形態）
第１の実施形態について、図面を参照して説明する。図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり（ａ）は平面構成を示し（ｂ）は（ａ）のＩｂ−Ｉｂ線におけるの断面構成を示す。但し、図１（ａ）において層間絶縁膜の記載は省略している。図１に示すように、本実施形態の半導体装置は、基板１００に形成された第１のフィントランジスタ１１１と第２のフィントランジスタ１１２とを備えている。
基板１００はバルクシリコンの基板であり、第１の基準面１０３を有する第１の領域１０１と、第１の基準面１０３よりも高い位置に形成された第２の基準面１０４を有する第２の領域１０２とが設けられている。
第１の領域１０１には、第１のフィン１２１が互いに間隔をおいて形成されている。第２の領域１０２には、第２のフィン１２２が互いに間隔をおいて形成されている。第１の基準面１０３の上には第１の素子分離膜１３１Ａが形成されており、第２の基準面１０４の上には第２の素子分離膜１３１Ｂが形成されている。第１の素子分離膜１３１Ａの上面の位置と第２の素子分離膜１３１Ｂの上面の位置は揃っており、第１の素子分離膜１３１Ａの膜厚は第２の素子分離膜１３１Ｂの膜厚よりも厚い。また、第１のフィン１２１の上面は第１の素子分離膜１３１Ａの上面よりも上側に位置し、第１のフィン１２１は第１の素子分離膜１３１Ａから突出している。第２のフィン１２２の上面は第２の素子分離膜１３１Ｂの上面よりも上側に位置し、第２のフィン１２２は第２の素子分離膜１３１Ｂから突出している。第１のフィン１２１同士の間隔は、第２のフィン１２２同士の間隔よりも広くなっている。
第１のフィン１２１における第１の素子分離膜１３１Ａよりも上側の部分は、選択的に第１のゲート絶縁膜１４１に覆われている。第１のゲート絶縁膜１４１の上には、第１のゲート絶縁膜１４１を覆うように第１のゲート電極１４３が形成されている。第１のゲート電極１４３の側壁上には絶縁性の第１のサイドウォール１４５が形成されている。第１のフィン１２１における第１のゲート電極１４３及び第１のサイドウォール１４５に覆われた部分の両側は、一方が第１のフィントランジスタ１１１のソース領域となり他方がドレイン領域となる。
第２のフィン１２２における第２の素子分離膜１３１Ｂよりも上側の部分は、選択的に第２のゲート絶縁膜１４２に覆われている。ＣＶＤ（Chemical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法等によりゲート絶縁膜を形成した場合には、第２の素子分離膜１３１Ｂの第２のフィン１２２同士の間の部分の上にも第２のゲート絶縁膜１４２が形成される。従って、隣接する第２のフィン１２２を覆う第２のゲート絶縁膜１４２は一体に形成される。また、熱酸化法によりゲート絶縁膜を形成した場合には、第２の素子分離膜１３１Ｂの第２のフィン１２２同士の間の部分の上には第２のゲート絶縁膜１４２が形成されない。従って、第２のフィン１２２における第２の素子分離膜１３１Ｂよりも上側の部分のみに第２のゲート絶縁膜１４２が形成される。第２のゲート絶縁膜１４２の上には、第２のゲート絶縁膜１４２を覆うように第２のゲート電極１４４が形成されている。従って、隣接する第２のフィントランジスタ１１２における第２のゲート電極は、複数の第２のフィン１２２上に跨って形成されている。第２のゲート電極１４４の側壁上には絶縁性の第２のサイドウォール１４６が形成されている。第２のフィン１２２における第２のゲート電極１４４及び第２のサイドウォール１４６に覆われた部分の両側は、一方が第２のフィントランジスタ１１２のソース領域となり他方がドレイン領域となる。第２の領域１０２に形成された第２のフィントランジスタ１１２は、第２のゲート電極１４４が一体に形成されているため、互いに電気的に並列に接続されている。
第１の素子分離膜１３１Ａ及び第２の素子分離膜１３１Ｂの上には、第１のゲート電極１４３及び第２のゲート電極１４４を覆うように層間絶縁膜１３４が形成されている。層間絶縁膜１３４には、第１のゲート電極１４３、第２のゲート電極１４４、ソース領域及びドレイン領域のいずれかと接続されたコンタクトプラグ１３６が形成されている。
次に、第１の実施形態に係る半導体装置の製造方法について説明する。まず、図２（ａ）に示すようにバルクシリコン基板である、基板１００の上に膜厚が１０ｎｍ程度のシリコン酸化膜１５１Ａと膜厚が１００ｎｍ程度のシリコン窒化膜１５１Ｂとを順次積層する。続いて、第１の保護膜１５１の上に第１のレジストパターンをリソグラフィにより形成する。この後、第１のレジストパターンをマスクとしてシリコン窒化膜１５１Ｂ及びシリコン酸化膜１５１Ａを順次エッチングして、所定の位置に第１の保護膜１５１を形成する。この後、第１のレジストパターンを除去する。第１の保護膜１５１は、互いに間隔をおいてストライプ状に形成する。ストライプの幅ｗは５ｎｍ〜３０ｎｍ程度とする。第１の領域１０１におけるストライプ同士の間隔ｄ１は、約１００ｎｍ以上とする。第２の領域１０２における間隔ｄ２は約８０ｎｍ以下とする。間隔ｄ２の下限はリソグラフィの精度やパターニングプロセスによって決まるが、通常は２０ｎｍ程度となる。第１の領域１０１においては、ストライプが不連続となっていてもよい。
次に、図２（ｂ）に示すように、基板１００上の全面に膜厚が１０ｎｍ程度のシリコン酸化膜１５４Ａ及び膜厚が１００ｎｍ程度のシリコン窒化膜１５４Ｂを順次堆積して第２の保護膜１５４を形成する。続いて、第１の領域１０１を露出し第２の領域１０２の上を覆う第２のレジストパターン１５５をリソグラフィにより形成する。
次に、図２（ｃ）に示すように、第２のレジストパターン１５５をマスクとして第２の保護膜１５４をエッチングして、第１の領域１０１において第１の保護膜１５１を露出させる。この後、第２のレジストパターン１５５を除去する。これにより、図３に示すように第１の領域１０１は第１の保護膜１５１によりストライプ状に覆われ、第２の領域１０２は第２の保護膜１５４により全体が覆われた状態となる。
続いて、第１の保護膜１５１及び第２の保護膜１５４をマスクとして、基板１００をエッチングする。これにより、第１の領域１０１には第１のフィン１２１及びそれを囲むトレンチ１００ａが形成される。但し、トレンチ１００ａの底面は、第１の基準面１０３よりも上側になるようにエッチング量を調整する。具体的には、エッチング量を１５０ｎｍ〜２５０ｎｍ程度とする。
次に、図４（ａ）に示すように、第２の領域１０２を露出し、第１の領域１０１を覆う第３のレジストパターン１５７をリソグラフィにより形成する。続いて、第３のレジストパターン１５７をマスクとして第２の保護膜１５４をエッチングし、第２の領域１０２において第１の保護膜１５１を露出させる。
次に、図４（ｂ）に示すように、第３のレジストパターン１５７を除去した後、第１の保護膜１５１をマスクとして第１の領域１０１及び第２の領域１０２をエッチングする。これにより、トレンチ１００ａは第１の基準面１０３まで掘り下げられる。また、第２の領域１０２の露出部分は、第２の基準面１０４まで掘り下げられ、第２のフィン１２２が形成される。第１のフィン１２１の第１の基準面１０３からの高さｈ１は最終的に２００ｎｍ〜３００ｎｍ程度とし、第２のフィン１２２の第２の基準面１０４からの高さｈ２は２５ｎｍ〜１０５ｎｍ程度とすればよい。
次に、図４（ｃ）に示すように、基板１００上の全面にシリコン酸化膜等からなる素子分離膜形成膜１３１を形成した後、化学機械研磨（ＣＭＰ）法を用いて上面を平坦化する。
次に、図５（ａ）に示すように、素子分離膜形成膜１３１を所定の深さまでウエットエッチング等によりエッチングした後、シリコン窒化膜１５１Ｂ及びシリコン酸化膜１５１Ａを順次ウェットエッチング等により除去する。これにより、第１の基準面１０３の上には第１の素子分離膜１３１Ａが形成され、第２の基準面１０４の上には第２の素子分離膜１３１Ｂが形成される。素子分離膜形成膜１３１を除去する前にシリコン窒化膜１５１Ｂを除去してもよいが、この場合には、素子分離膜の肩部分が削れ、いわゆるディボットという窪みが形成されるおそれがある。第１の素子分離膜１３１Ａ及び第２の素子分離膜１３１Ｂの上に、第１のフィン１２１及び第２のフィン１２２が２０ｎｍ〜１００ｎｍ程度突出するように、素子分離膜形成膜１３１のエッチング量を調整すればよい。但し、第２の素子分離膜１３１Ｂの膜厚は５ｎｍ〜５０ｎｍ程度とすることが好ましい。
次に、図５（ｂ）に示すように、基板１００上の全面にシリコン酸化膜及びポリシリコン膜を形成した後、選択的にドライエッチングを行い、第１のゲート絶縁膜１４１及び第１のゲート電極１４３と、第２のゲート絶縁膜１４２及び第２のゲート電極１４４を形成する。ここで、ＣＶＤ法又はＡＬＤ法等によりゲート絶縁膜を形成した場合には、第２の素子分離膜１３１Ｂの第２のフィン１２２同士の間の部分の上にも第２のゲート絶縁膜１４２が形成される。従って、隣接する第２のフィン１２２を覆う第２のゲート絶縁膜１４２は一体に形成される。また、熱酸化法によりゲート絶縁膜を形成した場合には、第２の素子分離膜１３１Ｂの第２のフィン１２２同士の間の部分の上には第２のゲート絶縁膜１４２が形成されない。従って、第２のフィン１２２における第２の素子分離膜１３１Ｂよりも上側の部分のみに第２のゲート絶縁膜１４２が形成される。この後、不純物接合の形成を行い、層間絶縁膜１３４及びコンタクトプラグ１３６の形成を行う。さらに、必要に応じて配線層の形成を行う。
フィントランジスタの場合、素子間の分離を素子分離膜により行う。このため、素子分離膜の膜厚が薄くなると、隣接する素子に同じ電圧が加わったり、リーク電流が増大したりする。このため、素子分離膜の膜厚を薄くすることは困難である。厚い素子分離膜を形成する場合には、ボイドの発生を防止するためにフィン同士の間隔を広くする必要がある。一方、駆動能力を大きくするために、複数のフィントランジスタを並列に接続することが行われる。この場合には、各トランジスタを分離する必要がないため、素子分離膜は薄くても問題ない。素子分離膜が薄い場合にはボイドが発生しにくいため、フィン同士の間隔を狭くしても問題ない。
本実施形態の半導体装置は、独立したフィントランジスタを形成する領域においては、フィントランジスタ同士の間隔を比較的広くし、素子分離膜へのボイドの発生を抑えている。一方、並列に接続されたフィントランジスタを形成する領域においては、フィントランジスタ同士の間隔を独立したフィントランジスタを形成する領域よりも狭くし、素子の集積度を向上させている。これにより、半導体装置の微細化と高性能化が可能となる。
（第１の実施形態の一変形例）
第１の実施形態においては、第２の領域１０２において第２の基準面１０４の上に第２の素子分離膜１３１Ｂを形成している。しかし、図６に示すように、第２の素子分離膜１３１Ｂを形成せず、第２のゲート絶縁膜１４２が第２の基準面１０４の上に接した構造としてもよい。これにより、第２の領域１０２のおける第２のフィン１２２同士の間の部分に、平面型のトランジスタが形成される。このため、第２の領域１０２においては、複数のフィントランジスタと複数の平面型のトランジスタとが互いに電気的に並列に接続されている。従って、効果的に単位面積当たりの駆動力を向上させることができ、半導体装置のさらなる微細化が可能となる。
本変形例の半導体装置を形成する場合には、第１の実施形態における図５（ａ）に示す工程において、図７に示すように、素子分離膜形成膜１３１をエッチングする際に第２の基準面１０４が露出するようにすればよい。
（第２の実施形態）
第２の実施形態について、図面を参照して説明する。図８（ａ）及び（ｂ）は第２の実施形態に係る半導体装置であり（ａ）は平面構成を示し、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線におけるの断面構成を示す。但し、図８（ａ）において層間絶縁膜の記載は省略している。図８に示すように、バルクシリコン基板である基板２００は、第１の基準面２０３と第１の基準面２０３よりも高い位置に設けられた第２の基準面２０４とを有している。第１の基準面２０３と第２の基準面２０４との境界部には、フィン２２１が形成されている。フィン２２１は、第２の基準面２０４を挟んで両側にフィン２２１Ａとフィン２２１Ｂがそれぞれ形成されている。本実施形態においては、第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとは、端部が互いに接続され一体に形成されている。しかし、必ずしも一体に形成されている必要はなく、第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとが独立していてもよい。一体に形成された、第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとの間隔ｄ１は、第１の基準面２０３を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとの間隔ｄ２よりも狭い。
第１の基準面２０３の上には第１の素子分離膜２３１Ａが形成されており、第２の基準面２０４の上には第２の素子分離膜２３１Ｂが形成されている。第１の素子分離膜２３１Ａの上面の位置と第２の素子分離膜２３１Ｂの上面の位置は揃っており、第１の素子分離膜２３１Ａの膜厚は第２の素子分離膜２３１Ｂの膜厚よりも厚い。また、フィン２２１の上面は第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂの上面よりも上側に位置し、フィン２２１は第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂから突出している。
フィン２２１における第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂよりも上側の部分は、選択的にゲート絶縁膜２４１に覆われている。ゲート絶縁膜２４１の上には、ゲート絶縁膜２４１を覆うようにゲート電極２４３が形成されている。ゲート電極２４３の側壁上にはサイドウォール２４５が形成されている。フィン２２１におけるゲート電極２４３及びサイドウォール２４５に覆われた部分の両側は、一方がフィントランジスタのソース領域となり他方がドレイン領域となる。
フィン２２１Ａにより構成されたフィントランジスタ２２１Ａと、第２の基準面２０４を挟んで隣接するフィン２２１Ｂにより構成されたフィントランジスタ２１１Ｂとは、ゲート絶縁膜２４１及びゲート電極２４３がそれぞれ一体に形成されており、互いに電気的に並列に接続されている。なお、ゲート絶縁膜２４１は第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂの上には必ずしも形成する必要はない。例えば熱酸化法によりフィン２２１Ａ及びフィン２２１Ｂにおける第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂよりも上側の部分のみに選択的にゲート絶縁膜２４１を形成してもよい。一方、第１の基準面２０３を挟んで隣接する２つのフィントランジスタ２１１Ａ同士及び２１１Ｂ同士は互いに独立したフィントランジスタである。
第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂの上には、ゲート電極２４３を覆うように層間絶縁膜２３４が形成されている。層間絶縁膜２３４には、ゲート電極２４３、ソース領域及びドレイン領域のいずれかと接続されたコンタクトプラグ２３６が形成されている。
次に、第２の実施形態に係る半導体装置の製造方法について説明する。まず、図９（ａ）に示すように、バルクシリコン基板である基板２００の上に膜厚が５０ｎｍ〜１００ｎｍ程度のシリコンゲルマニウム（ＳｉＧｅ）層を堆積した後、リソグラフィを用いてレジストパターンを形成する。形成したレジストパターンをマスクとしてＳｉＧｅ層をエッチングすることにより、犠牲膜２５１を形成する。続いて、基板２００の上に膜厚が５ｎｍ〜４０ｎｍ程度のシリコン窒化膜を堆積した後、エッチバックを行うことにより、犠牲膜２５１の側壁上にサイドウォールスペーサ２５２を形成する。犠牲膜２５１とサイドウォールスペーサ２５２との間のエッチング選択比を確保することができれば、犠牲膜２５１及びサイドウォールスペーサ２５２の材質は変更してかまわない。例えば、サイドウォールスペーサ２５２にシリコン窒化膜を用いる場合には、犠牲膜２５１にシリコン酸化膜を用いてもよい。また、サイドウォールスペーサ２５２と基板２００との間に薄いシリコン酸化膜を形成してもよい。
次に、図９（ｂ）に示すように、犠牲膜２５１及びサイドウォールスペーサ２５２をマスクとして基板２００をエッチングして第１のトレンチ２００ａを形成する。但し、第１のトレンチ２００ａの底面は、第１の基準面２０３よりも上側になるようにエッチング量を調整する。具体的には、エッチング量を１５０ｎｍ〜２５０ｎｍ程度とする。
次に、図９（ｃ）に示すように、犠牲膜２５１をエッチングにより選択的に除去し、サイドウォールスペーサ２５２をマスクとして基板２００を再びエッチングする。これにより、第１のトレンチ２００ａは第１の基準面２０３まで掘り下げられる。また、基板２００における犠牲膜２５１が形成されていた部分は、第２の基準面２０４まで掘り下げられ、第２のトレンチ２００ｂが形成される。基板２００のサイドウォールスペーサ２５２に覆われた部分はエッチングされずに残るため、フィン２２１Ａ及びフィン２２１Ｂが形成される。フィン２２１Ｂの一方の側に隣接するフィン２２１Ａとの間は第１の基準面２０３となり、他方の側に隣接するフィン２２１Ａとの間は第２の基準面２０４となる。図１０に示すように第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとは、端部が互いに接続され第２の基準面２０４を囲むように一体に形成されている。但し、一体に形成されている必要はなく、犠牲膜２５１の短辺側にサイドウォールスペーサ２５２を形成しなければ、互いに独立したフィン２２１が形成される。
フィン２２１Ａ及びフィン２２１Ｂの幅ｗは、サイドウォールスペーサ２５２の幅によって決定され、第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとの間隔ｄ２は、犠牲膜２５１の幅によって決定される。また、第１の基準面２０３を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとの間隔ｄ２は、サイドウォールスペーサ２５２同士の間隔によって決定される。幅ｗは５ｎｍ〜３０ｎｍ程度とすればよく、間隔ｄ１は１００ｎｍ以上とし、間隔ｄ２は８０ｎｍ以下とする。間隔ｄ２の下限は、リソグラフィの精度やパターニングプロセスによって決まるが、２０ｎｍ程度とすればよい。また、フィン２２１の第１の基準面２０３からの高さｈ１は最終的に２００ｎｍ〜３００ｎｍ程度とし、第２の基準面２０４からの高さｈ２は２５ｎｍ〜１０５ｎｍ程度とすればよい。
次に、図１１（ａ）に示すように、基板２００上の全面にシリコン酸化膜等からなる素子分離膜形成膜２３１を形成する。続いて、ＣＭＰ法等により上面を平坦化し、サイドウォールスペーサ２５２を除去する。
次に、図１１（ｂ）に示すように、素子分離膜形成膜２３１をフィン２２１の上部が露出するまで素子分離膜形成膜２３１をエッチングし、第１の基準面２０３の上に第１の素子分離膜２３１Ａを形成し、第２の基準面２０４の上に第２の素子分離膜２３１Ｂを形成する。第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂの上に、フィン２２１が２０ｎｍ〜１００ｎｍ程度突出するようにエッチング量を調整すればよい。但し、第２の素子分離膜２３１Ｂの膜厚は５ｎｍ〜５０ｎｍ程度とすることが好ましい。
次に、図１１（ｃ）に示すように、基板２００上の全面にシリコン酸化膜及びポリシリコン膜を形成した後、選択的にドライエッチングを行い、ゲート絶縁膜２４１及びゲート電極２４３を形成する。ここで、ＣＶＤ法又はＡＬＤ法等によりゲート絶縁膜を形成した場合には、第２の素子分離膜２３１Ｂにおけるフィン２２１Ａとフィン２２１Ｂとの間の部分の上にもゲート絶縁膜２４１が形成される。従って、隣接するフィン２２１Ａとフィン２２１Ｂを覆うゲート絶縁膜２４１は一体に形成される。なお、熱酸化法によりゲート絶縁膜を形成した場合には、第２の素子分離膜２３１Ｂにおけるフィン２２１Ａとフィン２２１Ｂとの間の部分の上にはゲート絶縁膜２４１が形成されない。従って、フィン２２１Ａ及びフィン２２１Ｂにおける第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂよりも上側の部分のみにゲート絶縁膜２４１が形成される。この後、不純物接合の形成を行い、層間絶縁膜２３４及びコンタクトプラグ２３６の形成を行う。さらに、必要に応じて配線層の形成を行う。
本実施形態の半導体装置は、犠牲膜２５１とサイドウォールスペーサ２５２を用いて基板２００をエッチングするだけで、フィン２２１の間隔が広い部分と狭い部分とを形成することができる。従って、フィン２２１を形成する工程を非常に簡略化することができる。また、第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２１１Ｂとの間隔は犠牲膜２５１の幅により設定することができる。従って、マスクパターンの開口部によって隣接するフィン同士の間隔を設定する場合よりも、フィン同士の間隔を狭くすることができる。場合によっては、リソグラフィの限界を超えてフィン２２１Ａとフィン２２１Ｂとの間隔を狭くすることも可能である。
（第２の実施形態の一変形例）
第２の実施形態においては、第２の基準面２０４の上に第２の素子分離膜２３１Ｂを形成している。しかし、図１２に示すように、第２の素子分離膜２３１Ｂを形成せず、ゲート絶縁膜２４１が第２の基準面２０４の上に接した構造としてもよい。これにより、フィントランジスタ２１１Ａとフィントランジスタ２１１Ｂとの間の第２の基準面２０４に、平面型のトランジスタが形成される。従って、効果的に単位面積当たりの駆動力を向上させることができ、半導体装置のさらなる微細化が可能となる。
本変形例の半導体装置を形成する場合には、第２の実施形態における図１１（ｂ）に示す工程において、図１３に示すように、素子分離膜形成膜２３１をエッチングする際に第２の基準面２０４が露出するようにすればよい。
本発明に係る半導体装置及びその製造方法は、バルクシリコン基板上に形成されたフィントランジスタの素子分離膜中にボイドが発生しにくく、複数のフィントランジスタを備えた半導体装置及びその製造方法等として有用である。
１００ 基板
１００ａ トレンチ
１０１ 第１の領域
１０２ 第２の領域
１０３ 第１の基準面
１０４ 第２の基準面
１１１ 第１のフィントランジスタ
１１２ 第２のフィントランジスタ
１２１ 第１のフィン
１２２ 第２のフィン
１３１ 素子分離膜形成膜
１３１Ａ 第１の素子分離膜
１３１Ｂ 第２の素子分離膜
１３４ 層間絶縁膜
１３６ コンタクトプラグ
１４１ 第１のゲート絶縁膜
１４２ 第２のゲート絶縁膜
１４３ 第１のゲート電極
１４４ 第２のゲート電極
１４５ 第１のサイドウォール
１４６ 第２のサイドウォール
１５１ 第１の保護膜
１５１Ａ シリコン酸化膜
１５１Ｂ シリコン窒化膜
１５４ 第２の保護膜
１５４Ａ シリコン酸化膜
１５４Ｂ シリコン窒化膜
１５５ 第２のレジストパターン
１５７ 第３のレジストパターン
２００ 基板
２００ａ 第１のトレンチ
２００ｂ 第２のトレンチ
２０３ 第１の基準面
２０４ 第２の基準面
２１１Ａ フィントランジスタ
２１１Ｂ フィントランジスタ
２２１ フィン
２２１Ａ フィン
２２１Ｂ フィン
２３１ 素子分離膜形成膜
２３１Ａ 第１の素子分離膜
２３１Ｂ 第２の素子分離膜
２３４ 層間絶縁膜
２３６ コンタクトプラグ
２４１ ゲート絶縁膜
２４３ ゲート電極
２４５ サイドウォール
２５１ 犠牲膜
２５２ サイドウォールスペーサ

Claims (19)

  1. 第１の基準面及び該第１の基準面よりも高い位置に設けられた第２の基準面を有するシリコン基板と、
    前記シリコン基板の上に互いに間隔をおいて形成され、上面が前記第２の基準面よりも高い位置にあり、フィントランジスタを構成する複数のフィンと、
    前記第１の基準面の上に形成され、上面が前記フィンの上面よりも低い位置にある第１の素子分離膜とを備え、
    前記第１の基準面を挟んで隣接する２つのフィン同士の間隔は、前記第２の基準面を挟んで隣接する２つのフィン同士の間隔よりも広いことを特徴とする半導体装置。
  2. 前記複数のフィンは、前記第１の基準面の上に形成された第１のフィンと、前記第２の基準面の上に形成された第２のフィンとを含み、
    前記第１のフィンは、第１のフィントランジスタを構成し、
    前記第２のフィンは、第２のフィントランジスタを構成し、
    前記第１のフィントランジスタは、
    前記第１のフィンと、
    前記第１のフィンにおける前記第１の素子分離膜よりも上側の部分を覆う第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜を覆う第１のゲート電極とを有し、
    前記第２のフィントランジスタは、
    前記第２のフィンと、
    前記第２のフィンの側壁の少なくとも一部及び上面を覆う第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜を覆う第２のゲート電極とを有していることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の基準面の上に形成され、上面が前記第２のフィンの上面よりも下側に位置する第２の素子分離膜をさらに備え、
    前記第２のゲート絶縁膜は、前記第２のフィンにおける前記第２の素子分離膜よりも上側の部分を覆うように形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の素子分離膜の上面の位置と、前記第２の素子分離膜の上面の位置とは高さが等しいことを特徴とする請求項３に記載の半導体装置。
  5. 前記第２のゲート絶縁膜は、前記第２のフィンの側壁及び上面並びに及び第２の基準面の上を覆うように形成され、
    隣接する第２のフィントランジスタにおける前記第２のゲート絶縁膜は、一体に形成されていることを特徴とする請求項２に記載の半導体装置。
  6. 前記第２のフィントランジスタは互いに電気的に並列に接続されていることを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
  7. 隣接する前記第２のフィントランジスタにおける前記第２のゲート電極は、一体に形成されていることを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
  8. 一の前記フィンと隣接するフィンの一方は、前記第１の基準面を挟んで隣接し、他方は、前記第２の基準面を挟んで隣接し、
    前記一のフィンにより構成されたフィントランジスタと、前記一のフィンと第２の基準面を挟んで隣接するフィンにより構成されたフィントランジスタとは、互いに電気的に並列に接続されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記一のフィンと、該一のフィンと前記第２の基準面を挟んで隣接するフィンとは、前記第２の基準面を囲むように一体に形成されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記第２の基準面の上に形成され、上面が前記フィンの上面よりも下側に位置する第２の素子分離膜をさらに備えていることを特徴とする請求項８又は９に記載の半導体装置。
  11. 前記第１の素子分離膜の上面と、前記第２の素子分離膜の上面とは高さが等しいことを特徴とする請求項１０に記載の半導体装置。
  12. 前記並列に接続された２つのフィントランジスタの前記ゲート絶縁膜は一体に形成され、
    前記ゲート絶縁膜は前記第２の基準面と接して形成されていることを特徴とする請求項８又は９に記載の半導体装置。
  13. 前記並列に接続された２つのフィントランジスタの前記ゲート電極は一体に形成されていることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置。
  14. シリコン基板の第１の領域を選択的にエッチングすることにより、前記第１の領域にトレンチ及び該トレンチに囲まれた第１のフィンを形成する工程（ａ）と、
    前記シリコン基板を選択的にエッチングすることにより、前記トレンチの底面を第１の基準面まで掘り下げ、第２の領域において前記第１の基準面よりも高い位置に第２の基準面を形成すると共に複数の第２のフィンを形成する工程（ｂ）と、
    前記第１の基準面の上に上面が前記第１のフィンの上面よりも低い位置にある第１の素子分離膜を形成する工程（ｃ）と、
    第１のフィントランジスタを構成する第１のゲート絶縁膜及び第１のゲート電極を、前記第１のフィンの前記第１の素子分離膜よりも上側の部分を覆うように形成すると共に、第２のフィントランジスタを構成する第２のゲート絶縁膜及び第２のゲート電極を、前記第２のフィンの側壁の少なくとも一部及び上面を覆うように形成する工程（ｄ）とを備え、
    前記第１のフィン同士の間隔は、前記第２のフィン同士の間隔よりも広く、
    互いに隣接する前記第２のフィントランジスタの前記第２のゲート絶縁膜及び第２のゲート電極は、一体に形成されていることを特徴とする半導体装置の製造方法。
  15. 前記工程（ｃ）では、前記第２の基準面の上に上面が前記第２のフィンの上面よりも低い位置にある第２の素子分離膜を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記工程（ｄ）では、前記第２のゲート絶縁膜を前記第２の基準面の上に接するように形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  17. シリコン基板の上に犠牲膜及び該犠牲膜の側面上を覆うサイドウォールスペーサを形成する工程（ａ）と、
    前記犠牲膜及びサイドウォールスペーサをマスクとして前記シリコン基板をエッチングすることにより第１のトレンチを形成する工程（ｂ）と、
    前記サイドウォールスペーサを残し且つ前記犠牲膜を除去した状態において前記シリコン基板をエッチングすることにより、前記第１のトレンチの底面を第１の基準面まで掘り下げると共に、前記犠牲膜が形成されていた部分を前記第１の基準面よりも高い第２の基準面まで掘り下げて第２のトレンチを形成し且つ前記サイドウォールスペーサが形成された部分にフィンを形成する工程（ｃ）と、
    前記第１の基準面の上に上面が前記フィンの上面よりも低い位置にある第１の素子分離膜を形成する工程（ｄ）と、
    フィントランジスタを構成するゲート絶縁膜及びゲート電極を前記フィンの前記第１の素子分離膜よりも上側の部分及び前記第２の基準面の上を覆うように形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
  18. 前記工程（ｄ）では、前記第２の基準面の上に上面が前記フィンの上面よりも低い位置にある第２の素子分離膜を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記工程（ｅ）では、前記第２のゲート絶縁膜を前記第２の基準面の上に接するように形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130049138A1 (en) * 2011-08-31 2013-02-28 Huilong Zhu Semiconductor device and method for manufacturing the same
CN103296069A (zh) * 2012-02-28 2013-09-11 台湾积体电路制造股份有限公司 FinFET及其制造方法
US20140001562A1 (en) * 2012-06-29 2014-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Having FinFETS with Different Fin Profiles
US8658504B2 (en) 2011-09-01 2014-02-25 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
KR101434089B1 (ko) * 2012-06-12 2014-08-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다이오드, 바이폴라 접합 트랜지스터（ＢＪＴ）, 및 핀 전계 효과 트랜지스터（ＦｉｎＦＥＴ）디바이스에서 하나 이상의 다이오드들을 형성하는 방법
US8866206B2 (en) 2011-08-08 2014-10-21 Kabushiki Kaisha Toshiba Integrated circuit device and method for manufacturing same
CN104576369A (zh) * 2013-10-10 2015-04-29 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US9184053B2 (en) 2012-01-10 2015-11-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9305825B2 (en) 2013-02-08 2016-04-05 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices including fin-shaped active regions
US9741854B2 (en) 2014-12-18 2017-08-22 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
KR20180015567A (ko) * 2016-08-03 2018-02-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조물 및 그 형성 방법
US10276567B2 (en) 2015-06-22 2019-04-30 Samsung Electronics Co., Ltd. Semiconductor device
JP2020021950A (ja) * 2018-04-12 2020-02-06 インテル・コーポレーション 集積回路構造、及びコンピューティングデバイス
JP2021515984A (ja) * 2018-03-09 2021-06-24 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 深い分離を使用するＦｉｎＦＥＴ技術
US11563081B2 (en) 2013-12-19 2023-01-24 Daedalus Prime Llc Self-aligned gate edge and local interconnect

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759194B2 (en) * 2012-04-25 2014-06-24 International Business Machines Corporation Device structures compatible with fin-type field-effect transistor technologies
CN104425339B (zh) * 2013-08-20 2017-09-22 中芯国际集成电路制造(上海)有限公司 用于鳍式场效应晶体管的浅沟槽隔离结构的形成方法
CN104517888B (zh) * 2013-09-27 2017-10-20 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
JP6591291B2 (ja) 2016-01-07 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018073971A (ja) * 2016-10-28 2018-05-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10083878B1 (en) 2017-06-05 2018-09-25 Globalfoundries Inc. Fin fabrication process with dual shallow trench isolation and tunable inner and outer fin profile

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4852694B2 (ja) * 2004-03-02 2012-01-11 独立行政法人産業技術総合研究所 半導体集積回路およびその製造方法
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
JP2006351975A (ja) * 2005-06-20 2006-12-28 Renesas Technology Corp 半導体装置およびその製造方法
JP4490927B2 (ja) * 2006-01-24 2010-06-30 株式会社東芝 半導体装置

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866206B2 (en) 2011-08-08 2014-10-21 Kabushiki Kaisha Toshiba Integrated circuit device and method for manufacturing same
US9142537B2 (en) 2011-08-08 2015-09-22 Kabushiki Kaisha Toshiba Integrated circuit device and method for manufacturing same
US9496178B2 (en) * 2011-08-31 2016-11-15 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device having fins of different heights and method for manufacturing the same
US20130049138A1 (en) * 2011-08-31 2013-02-28 Huilong Zhu Semiconductor device and method for manufacturing the same
US8658504B2 (en) 2011-09-01 2014-02-25 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
US9184053B2 (en) 2012-01-10 2015-11-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN103296069A (zh) * 2012-02-28 2013-09-11 台湾积体电路制造股份有限公司 FinFET及其制造方法
US9685344B2 (en) 2012-02-28 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device including a plurality of isolation features
US8748989B2 (en) 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
KR101412837B1 (ko) * 2012-02-28 2014-06-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎｆｅｔ 및 그 제조방법
US9287129B2 (en) 2012-02-28 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating FinFETs
US8946038B2 (en) 2012-06-12 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Diode structures using fin field effect transistor processing and method of forming the same
KR101434089B1 (ko) * 2012-06-12 2014-08-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다이오드, 바이폴라 접합 트랜지스터（ＢＪＴ）, 및 핀 전계 효과 트랜지스터（ＦｉｎＦＥＴ）디바이스에서 하나 이상의 다이오드들을 형성하는 방법
DE102013105074B4 (de) 2012-06-29 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrierter Schaltkreis, der FinFETs mit verschiedenen Finnenprofilen umfasst
US9583398B2 (en) 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
US20140001562A1 (en) * 2012-06-29 2014-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Having FinFETS with Different Fin Profiles
US10340270B2 (en) 2012-06-29 2019-07-02 Taiwan Semiconductor Manufacturing Company Integrated circuit having FinFETS with different fin profiles
US9305825B2 (en) 2013-02-08 2016-04-05 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices including fin-shaped active regions
US9728535B2 (en) 2013-02-08 2017-08-08 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices including fin-shaped active regions
US10090190B2 (en) 2013-02-08 2018-10-02 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices including fin-shaped active regions
US10424503B2 (en) 2013-02-08 2019-09-24 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices including fin-shaped active regions
CN104576369A (zh) * 2013-10-10 2015-04-29 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US11563081B2 (en) 2013-12-19 2023-01-24 Daedalus Prime Llc Self-aligned gate edge and local interconnect
US9741854B2 (en) 2014-12-18 2017-08-22 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US11183496B2 (en) 2015-06-22 2021-11-23 Samsung Electronics Co., Ltd. Semiconductor device
US10276567B2 (en) 2015-06-22 2019-04-30 Samsung Electronics Co., Ltd. Semiconductor device
TWI657489B (zh) * 2016-08-03 2019-04-21 台灣積體電路製造股份有限公司 鰭結構及其製造方法
US10840242B2 (en) 2016-08-03 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure and method of forming same through two-step etching processes
KR102031938B1 (ko) * 2016-08-03 2019-11-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조물 및 그 형성 방법
US10217741B2 (en) 2016-08-03 2019-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure and method of forming same through two-step etching processes
KR20180015567A (ko) * 2016-08-03 2018-02-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조물 및 그 형성 방법
US11935889B2 (en) 2016-08-03 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure and method of forming same through two-step etching processes
JP2021515984A (ja) * 2018-03-09 2021-06-24 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 深い分離を使用するＦｉｎＦＥＴ技術
JP7446231B2 (ja) 2018-03-09 2024-03-08 ザイリンクス インコーポレイテッド 深い分離を使用するＦｉｎＦＥＴ技術
JP2020021950A (ja) * 2018-04-12 2020-02-06 インテル・コーポレーション 集積回路構造、及びコンピューティングデバイス

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Publication number Publication date
WO2010150429A1 (ja) 2010-12-29

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