JP7038570B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、半導体チップ間の信号伝達をインダクタ素子による誘導結合を用いて行う半導体装置に適用して有効な技術に関する。
特開２０１１－５４８００公報（特許文献１）には、第１半導体チップと第２半導体チップとの間の信号伝達をインダクタ素子間の誘導結合を用いて行う半導体装置が開示されている。第１半導体チップには第１インダクタ素子が形成され、第２半導体チップには第２インダクタ素子が形成され、第１インダクタ素子と第２インダクタ素子とは、平面視にて、互いに重なっている。
特開２０１１－５４８００号公報
本願発明者は、第１インダクタ素子および第２インダクタ素子を有する第１半導体チップと、第３インダクタ素子を有する第２半導体チップと、第４インダクタ素子を有する第３半導体チップとを、封止体内に収納した半導体装置を検討している。そして、第１半導体チップと第２半導体チップとの間の信号伝達は、平面視にて、互いに重なる第１インダクタ素子と第３インダクタ素子との誘導結合を用いて行い、第１半導体チップと第３半導体チップとの間の信号伝達は、平面視にて、互いに重なる第２インダクタ素子と第４インダクタ素子との誘導結合を用いて行う。
本願発明者は、上記半導体装置のモーター制御システムへの適用を検討している。モーターは、直列接続されたハイサイド側ＩＧＢＴと、ローサイド側ＩＧＢＴで駆動される。例えば、第２半導体チップは、ハイサイド側ＩＧＢＴに制御信号を供給し、第３半導体チップは、ローサイド側ＩＧＢＴに制御信号を供給する為、第２半導体チップと第３半導体チップとの間には、高い電位差が発生する。
第２半導体チップと第３半導体チップとの間の耐圧を確保するためには、第２半導体チップと第３半導体チップと間の離間距離を充分に確保する必要があり、半導体装置が大型化するという課題が本願発明者により確認された。半導体装置の大型化は、モーター制御システムの大型化に繋がるため、半導体装置の小型化が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、断面視にて、第１半導体基板と第１主面との間に第１インダクタ素子および第２インダクタ素子を有する第１半導体チップと、断面視にて第２半導体基板と第２主面との間に第３インダクタ素子を有する第２半導体チップと、断面視にて、第３半導体基板と第３主面との間に第４インダクタ素子を有する第３半導体チップと、を有する。そして、第１インダクタ素子と第２インダクタ素子とは、第１主面の第１方向において互いに離間して配置されており、第１主面と第２主面とは対向し、平面視にて、第１インダクタ素子と第３インダクタ素子とは互いに重なっている。さらに、第１主面と第３主面とは対向し、平面視にて、第２インダクタ素子と第４インダクタ素子とは互いに重なっており、第２半導体チップと第３半導体チップとの間の沿面距離は、第２半導体チップと第３半導体チップとの間の離間距離よりも大きい。
一実施の形態によれば、半導体装置を小型化することができる。
本実施の形態におけるモーター制御システムの構成図である。 本実施の形態における半導体装置の構成図である。 本実施の形態における半導体装置の平面図である。 本実施の形態の半導体装置の半導体チップの平面図である。 本実施の形態の半導体装置の半導体チップの平面図である。 本実施の形態の半導体装置の半導体チップの平面図である。 図４のＸ３－Ｘ３´に沿う要部断面図である。 図３のＸ１－Ｘ１´に沿う要部断面図である。 図３のＸ２－Ｘ２´に沿う要部断面図である。 図３のＹ１－Ｙ１´に沿う要部断面図である。 本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 本実施の形態の半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 変形例１における半導体装置の平面図である。 図１６のＹ２－Ｙ２´に沿う要部断面図である。 変形例２における半導体装置の平面図である。 図１８のＹ３－Ｙ３´に沿う要部断面図である。 変形例３における半導体装置の平面図である。 図２０のＹ４－Ｙ４´に沿う要部断面図である。 変形例４における半導体装置の平面図である。 図２２のＹ５－Ｙ５´に沿う要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
＜モーター制御システム＞
図１は、本実施の形態におけるモーター制御システムの構成図である。
図１に示すように、モーター制御システム１００は、複数のアイソレータ１１０ａおよび１１０ｂ、ＭＣＵ１２０、複数のゲートドライバ１３０ａおよび１３０ｂ、複数のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）１４０ａおよび１４０ｂ、および、モーター１５０を備えている。ＩＧＢＴに代えて、パワーＭＯＳを用いることも出来る。
モーター１５０は、Ｕ相、Ｖ相およびＷ相のコイルを有する三相モーターである。Ｕ相、Ｖ相およびＷ相ごとに、ハイサイド側のモータードライバであるＩＧＢＴ１４０ａと、ローサイド側のモータードライバであるＩＧＢＴ１４０ｂとが接続されている。モーター１５０には、各相のハイサイド側とローサイド側とにそれぞれ、ゲートドライバ１３０ａおよび１３０ｂを介してアイソレータ１１０ａおよび１１０ｂが接続されている。
ＭＣＵ１２０は、アイソレータ１１０ａおよび１１０ｂに接続されており、制御信号をアイソレータ１１０ａおよび１１０ｂ、ゲートドライバ１３０ａおよび１３０ｂを介して、ＩＧＢＴ１４０ａおよび１４０ｂへ送信し、ＩＧＢＴ１４０ａおよび１４０ｂを交互にスイッチングする。ハイサイド側のＩＧＢＴ１４０ａはモーター１５０に電流を流し、ローサイド側のＩＧＢＴ１４０ｂはモーター１５０から電流を引き抜くことで、モーター１５０が回転駆動する。
図１に示すように、ＭＣＵ１２０側の電源電圧は、例えば、５Ｖであり、ＩＧＢＴ１４０ａおよびモーター１５０側の電源電圧は、例えば、１００Ｖである。従って、ＭＣＵ１２０側と、ＩＧＢＴ１４０ａおよび１４０ｂならびにモーター１５０側との基準電位は、電源電圧の違いにより１００Ｖ程度の差があるため、制御信号を直接送信することができない。そのため、ＭＣＵ１２０からモーター１５０へ制御信号を送信するために、異電位回路間をＤＣ的に絶縁するアイソレータ１１０ａおよび１１０ｂを仲介する。アイソレータ１１０ａおよび１１０ｂの絶縁素子には、インダクタ素子が用いられ、絶縁素子同士は絶縁膜を介してＡＣ結合により信号を送受するため、送受信回路間の基準電位の差を吸収することができる。
図２は、本実施の形態における半導体装置の構成図である。半導体装置ＳＤは、図１のアイソレータ１１０ａおよび１１０ｂに対応し、アイソレータ１１０ａおよび１１０ｂが１つのパッケージに実装されている。つまり、半導体装置ＳＤは、その機能的にはアイソレータである。図２に示すように、半導体装置ＳＤは、３つの半導体チップＣＨａ、ＣＨｂおよびＣＨｃを有する。図２に示す半導体チップＣＨａと半導体チップＣＨｂとで、図１に示すアイソレータ１１０ａを構成し、図２に示す半導体チップＣＨａと半導体チップＣＨｃとで、図１に示すアイソレータ１１０ｂを構成している。半導体チップＣＨａは、第１変調処理部２１２、第１ドライバ回路２１４、第１インダクタＬ１、第２変調処理部２２２、第２ドライバ回路２２４および第２インダクタＬ２を有する。なお、第１変調処理部２１２と第１ドライバ回路２１４とは、第１送信回路２１０を構成し、第２変調処理部２２２と第２ドライバ回路２２４とは、第２送信回路２２０を構成する。半導体チップＣＨｂは、第３インダクタＬ３、第１受信回路２１６および第３ドライバ回路２１８を有し、半導体チップＣＨｃは、第４インダクタＬ４、第２受信回路２２６および第４ドライバ回路２２８を有する。
図１に示すＭＣＵ１２０から外部端子Ｔａ（Ｈ）に入力された第１制御信号は、図２に示すように、第１送信回路２１０を経由して第１インダクタＬ１に送信され、第１インダクタＬ１と第３インダクタＬ３の誘電結合を用いて第１受信回路２１６に入力され、第３ドライバ回路２１８を介して外部端子Ｔｂから半導体装置ＳＤの外に出力される。そして、第１制御信号は、図１のゲートドライバ１３０ａを介してＩＧＢＴ１４０ａに入力される。つまり、第１制御信号は、ハイサイド側の制御信号である。外部端子Ｔａ（Ｈ）は、後述する外部端子Ｔａの中の１つの端子である。また、ＭＣＵ１２０から外部端子Ｔａ（Ｌ）に入力された第２制御信号は、図２に示すように、第２送信回路２２０を経由して第２インダクタＬ２に送信され、第２インダクタＬ２と第４インダクタＬ４の誘電結合を用いて第２受信回路２２６に入力され、第４ドライバ回路２２８を介して外部端子Ｔｃから半導体装置ＳＤの外に出力される。そして、第２制御信号は、図１のゲートドライバ１３０ｂを介してＩＧＢＴ１４０ｂに入力される。つまり、第２制御信号は、ローサイド側の制御信号である。外部端子Ｔａ（Ｌ）は、後述する外部端子Ｔａの中の１つの端子である。
ここで、半導体チップＣＨｂにおいて、第１制御信号は、基準電位１００Ｖに対して振幅５Ｖで動作し、半導体チップＣＨｃにおいて、第２制御信号は、基準電位０Ｖに対して振幅５Ｖで動作する。半導体チップＣＨｂと半導体チップＣＨｃとの間には、１００Ｖの電位差が発生する為、半導体チップＣＨｃを半導体チップＣＨｂから充分に離間させ、両者間の耐圧を確保する必要がある。しかしながら、３つの半導体チップＣＨａ、ＣＨｂおよびＣＨｃが１つのパッケージ内に実装されているため、半導体チップＣＨｂと半導体チップＣＨｃとの間の離間距離が大きくなると、半導体装置ＳＤが大型化するという問題が発生する。なお、モーター１５０の負荷電圧が数百Ｖの場合には、半導体チップＣＨｂと半導体チップＣＨｃとの間の耐圧を数百Ｖにする必要がある。
つまり、本実施の形態は、半導体チップＣＨｂおよびＣＨｃ間の耐圧を確保しながら、半導体装置ＳＤの小型化を実現するものである。
なお、図２は、回路ブロックの説明のため、第１インダクタＬ１、第２インダクタＬ２、第３インダクタＬ３および第４インダクタＬ４と呼ぶが、以下の説明は、インダクタの構造である為、インダクタ素子Ｌ１～Ｌ４と呼ぶ。
＜半導体装置の構造＞
図３は、本実施の形態における半導体装置ＳＤの上面図である。正確には、図３は、透視上面図であり、封止体ＢＤは、その外形のみを示している。図４は、本実施の形態の半導体装置の半導体チップＣＨａの平面図であり、図５は、本実施の形態の半導体装置の半導体チップＣＨｂの平面図であり、図６は、本実施の形態の半導体装置の半導体チップＣＨｃの平面図である。図７は、図４のＸ３－Ｘ３´に沿う要部断面図であり、図８は、図３のＸ１－Ｘ１´に沿う要部断面図であり、図９は、図３のＸ２－Ｘ２´に沿う要部断面図であり、図１０は、図３のＹ１－Ｙ１´に沿う要部断面図である。
図４に示すように、半導体チップＣＨａは、複数のパッド電極ＰＡａ、ならびに、２つのインダクタ素子Ｌ１およびＬ２を有する。半導体チップＣＨａの主面ＰＳａは矩形であり、Ｘ方向において対向する２つの辺Ｓａ１およびＳａ２およびＸ方向に直交するＹ方向において対向する２つの辺Ｓａ３およびＳａ４を有している。複数のパッド電極ＰＡａは、辺Ｓａ１に沿って配列されており、辺Ｓａ２よりも辺Ｓａ１の近くに配置されている。インダクタ素子Ｌ１およびＬ２は、Ｘ方向において、辺Ｓａ１よりも辺Ｓａ２の近くに配置され、辺Ｓａ２に沿って配列されている。インダクタ素子Ｌ１およびＬ２は、Ｙ方向において互いに離間している。つまり、インダクタ素子Ｌ１は、辺Ｓａ２と辺Ｓａ３が交差する半導体チップＣＨａの角部に配置され、インダクタ素子Ｌ２は、辺Ｓａ２と辺Ｓａ４が交差する半導体チップＣＨａの角部に配置されている。インダクタ素子Ｌ１は、インダクタ領域ＬＲ１の内部に配置され、平面視にて渦巻き状に配置された導体層で構成されており、両端に端子ＴＬ１ａおよびＴＬ１ｂを有する。インダクタ素子Ｌ２は、インダクタ領域ＬＲ２の内部に配置され、平面視にて渦巻き状に配置された導体層で構成されており、両端に端子ＴＬ２ａおよびＴＬ２ｂを有する。
図５に示すように、半導体チップＣＨｂは、複数のパッド電極ＰＡｂ、ならびに、インダクタ素子Ｌ３を有する。半導体チップＣＨｂの主面ＰＳｂは矩形であり、Ｘ方向において対向する２つの辺Ｓｂ１およびＳｂ２およびＸ方向に直交するＹ方向において対向する２つの辺Ｓｂ３およびＳｂ４を有している。複数のパッド電極ＰＡｂは、辺Ｓｂ１に沿って配列され、辺Ｓｂ２よりも辺Ｓｂ１の近くに配置されている。Ｘ方向において、インダクタ素子Ｌ３は、辺Ｓｂ１よりも辺Ｓｂ２の近くに配置されている。インダクタ素子Ｌ３は、インダクタ領域ＬＲ３の内部に配置され、平面視にて渦巻き状に配置された導体層で構成されており、両端に端子ＴＬ３ａおよびＴＬ３ｂを有する。
図６に示すように、半導体チップＣＨｃは、複数のパッド電極ＰＡｃ、ならびに、インダクタ素子Ｌ４を有する。半導体チップＣＨｃの主面ＰＳｃは矩形であり、Ｘ方向において対向する２つの辺Ｓｃ１およびＳｃ２およびＸ方向に直交するＹ方向において対向する２つの辺Ｓｃ３およびＳｃ４を有している。複数のパッド電極ＰＡｃは、辺Ｓｃ１に沿って配列され、辺Ｓｃ２よりも辺Ｓｃ１の近くに配置されている。Ｘ方向において、インダクタ素子Ｌ４は、辺Ｓｃ１よりも辺Ｓｃ２の近くに配置されている。インダクタ素子Ｌ４は、インダクタ領域ＬＲ４の内部に配置され、平面視にて渦巻き状に配置された導体層で構成されており、両端に端子ＴＬ４ａおよびＴＬ４ｂを有する。
次に、図７を用いて、半導体チップＣＨａの構成を説明する。
図７に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１ａにはｐ型ウエル２Ｐ、ｎ型ウエル２Ｎおよび素子分離溝３が形成されており、素子分離溝３の内部には、例えば酸化シリコン膜からなる素子分離膜４が埋め込まれている。
上記ｐ型ウエル２Ｐ内にはｎチャネル型ＭＩＳトランジスタＱｎが形成されている。ｎチャネル型ＭＩＳトランジスタＱｎは、素子分離溝３で規定された活性領域に形成され、ｐ型ウエル２Ｐ内に形成されたソース領域ｎｓおよびドレイン領域ｎｄと、ｐ型ウエル２Ｐ上にゲート絶縁膜ｎｉを介して形成されたゲート電極ｎｇとを有している。また、上記ｎ型ウエル２Ｎ内にはｐチャネル型ＭＩＳトランジスタＱｐが形成されており、ｐチャネル型ＭＩＳトランジスタＱｐは、ソース領域ｐｓおよびドレイン領域ｐｄと、ｎ型ウエル２Ｎ上にゲート絶縁膜ｐｉを介して形成されたゲート電極ｐｇとを有している。
上記ｎチャネル型ＭＩＳトランジスタＱｎおよびｐチャネル型ＭＩＳトランジスタＱｐの上部には、これらの半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に３層～１０層程度の多層配線構造を有しているが、図７には、多層配線の一例として、銅合金を主体とする金属膜で構成された２層の配線層（第１層Ｃｕ配線７、第２層Ｃｕ配線９）とＡｌ合金を主体とする金属膜で構成された１層の配線層（第３層Ａｌ配線１１）が示されている。配線層とは、各配線層で形成された複数の配線を纏めて表す場合に使用する。
ｎチャネル型ＭＩＳトランジスタＱｎおよびｐチャネル型ＭＩＳトランジスタＱｐと第１層Ｃｕ配線７との間、第１層Ｃｕ配線７と第２層Ｃｕ配線９との間、および、第２層Ｃｕ配線９と第３層Ａｌ配線１１との間には、それぞれ酸化シリコン膜などからなる絶縁膜５、８、１０と、３層の配線間を電気的に接続するプラグｐ１、ｐ２、ｐ３が形成されている。絶縁膜６は、複数の第１層Ｃｕ配線７を電気的に分離しており、例えば、酸化シリコン膜からなる。
上記絶縁膜５は、例えば半導体素子を覆うように、半導体基板１ａ上に形成され、第１層Ｃｕ配線７は、この絶縁膜５上の絶縁膜６内に形成される。第１層Ｃｕ配線７は、例えば絶縁膜５に形成されたプラグｐ１を介して半導体素子であるｎチャネル型ＭＩＳトランジスタＱｎのソース領域ｎｓ、ドレイン領域ｎｄ、ゲート電極ｎｇに電気的に接続される。また、第１層Ｃｕ配線７は、絶縁膜５に形成されたプラグｐ１を介して半導体素子であるｐチャネル型ＭＩＳトランジスタＱｐのソース領域ｐｓ、ドレイン領域ｐｄ、ゲート電極ｐｇに電気的に接続される。ゲート電極ｎｇ、ｐｇと第１層Ｃｕ配線７との接続は図示していない。プラグｐ１、ｐ２、ｐ３は金属膜、例えばＷ（タングステン）膜で構成される。第１層Ｃｕ配線７は、絶縁膜６の配線溝にダマシン法で形成されており、第１層Ｃｕ配線７は、バリア導体膜と、その上層の銅を主体とする導体膜の積層構造で構成されている。バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成されている。銅を主体とする導体膜は、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、または、アクチノイド系金属などの合金）から形成される。
第２層Ｃｕ配線９は、例えば絶縁膜８に形成されたプラグｐ２を介して第１層Ｃｕ配線７に電気的に接続される。第３層Ａｌ配線１１は、例えば絶縁膜１０ａに形成されたプラグｐ３を介して第２層Ｃｕ配線９に電気的に接続される。プラグｐ３は金属膜、例えばＷ（タングステン）膜で構成される。
第２層Ｃｕ配線９は、プラグｐ２と一体に絶縁膜８に形成されており、第２層Ｃｕ配線９およびプラグｐ２は、バリア導体膜と、その上層の銅を主体とする導体膜の積層構造で構成されている。そして、バリア導体膜と銅を主体とする導体膜は、第１層Ｃｕ配線７と同様の材料からなる。
また、第１層Ｃｕ配線７と絶縁膜８との間、および、第２層Ｃｕ配線９と絶縁膜１０ａとの間には、絶縁膜８または１０ａへの銅の拡散を防止するバリア絶縁膜を設けるのが好適であり、バリア絶縁膜は、ＳｉＣＮ膜またはＳｉＣＮとＳｉＣＯ膜との積層膜を用いることができる。
また、第３層Ａｌ配線１１は、アルミニウム合金膜（例えば、ＳｉおよびＣｕを添加したＡｌ膜）からなるが、Ｃｕ配線としても良い。
また、絶縁膜５は、酸化シリコン膜（ＳｉＯ２膜）からなるが、炭素を含む酸化シリコン膜（ＳｉＯＣ膜）、窒素と炭素を含む酸化シリコン膜（ＳｉＣＯＮ膜）、フッ素を含む酸化シリコン膜（ＳｉＯＦ膜）の単層膜または積層膜で構成してよいことは勿論である。
多層配線の最上層の配線層である第３層Ａｌ配線１１の上部には、表面保護膜１２ａおよび保護膜１３ａが順に形成されている。そして、この表面保護膜１２ａおよび保護膜１３ａに形成された開口（パッド開口）の底部に露出した最上層の配線層である第３層Ａｌ配線１１は、パッド電極（パッド、電極パッド）ＰＡａを構成している。また、第３層Ａｌ配線１１は、インダクタ領域ＬＲ１内にインダクタ素子Ｌ１を構成している。インダクタ素子Ｌ１は、表面保護膜１２ａおよび保護膜１３ａにより覆われている。
表面保護膜１２ａは、例えば、酸化シリコン膜と、その上の窒化シリコン膜との積層膜で構成された無機絶縁膜であり、その膜厚は１～３μｍとする。保護膜１３ａは、例えば、ポリイミド膜などの有機絶縁膜であり、その膜厚は５～１０μｍとする。
以上、半導体チップＣＨａの断面構造を説明したが、半導体チップＣＨｂおよびＣＨｃも同様の断面構造を有する。後述する図８において、半導体チップＣＨａの主面ＰＳａ、裏面ＲＳａ、半導体基板１ａ、絶縁膜１０ａ、表面保護膜１２ａおよび保護膜１３ａに対応する半導体チップＣＨｂのそれぞれの要素を、主面ＰＳｂ、裏面ＲＳｂ、半導体基板１ｂ、絶縁膜１０ｂ、表面保護膜１２ｂおよび保護膜１３ｂと表示している。また、同様に、後述する図９において、半導体チップＣＨａの主面ＰＳａ、裏面ＲＳａ、半導体基板１ａ、絶縁膜１０ａ、表面保護膜１２ａおよび保護膜１３ａに対応する半導体チップＣＨｃのそれぞれの要素を、主面ＰＳｃ、裏面ＲＳｃ、半導体基板１ｃ、絶縁膜１０ｃ、表面保護膜１２ｃおよび保護膜１３ｃと表示している。
次に、図３、図８および図９に示すように、半導体装置ＳＤは、半導体チップＣＨａ、ＣＨｂおよびＣＨｃ、複数の外部端子Ｔａ、Ｔｂ、ＴｃおよびＴＮＣを有する。半導体チップＣＨａ、ＣＨｂおよびＣＨｃは、封止体ＢＤ内に封止されている。また、複数の外部端子Ｔａ、Ｔｂ、ＴｃおよびＴＮＣの各々の一部分は、封止体ＢＤ内に封止されている。封止体ＢＤは、直方体であり、上面ＢＤａ、下面ＢＤｂ、ならびに、４つの側面ＢＤｓ１、ＢＤｓ２、ＢＤｓ３およびＢＤｓ４を有する。図３に示すように、Ｘ方向において側面ＢＤｓ１およびＢＤｓ２が互いに対向し、Ｙ方向において側面ＢＤｓ３およびＢＤｓ４が互いに対向する。複数の外部端子Ｔａは、側面ＢＤｓ１に、複数の外部端子Ｔｂ、ＴｃおよびＴＮＣは、側面ＢＤｓ２に配置されており、側面ＢＤｓ３およびＢＤｓ４には、外部端子は配置されていない。複数の外部端子Ｔａは、半導体チップＣＨａのパッド電極ＰＡａにワイヤＷで接続されており、複数の外部端子Ｔｂは、半導体チップＣＨｂのパッド電極ＰＡｂにワイヤＷで接続されており、複数の外部端子Ｔｃは、半導体チップＣＨｃのパッド電極ＰＡｃにワイヤＷで接続されている。複数の外部端子Ｔｂと複数の外部端子Ｔｃとの間には、半導体チップＣＨａ、ＣＨｂおよびＣＨｃと接続されない外部端子ＴＮＣが配置されている。
図３および図８に示すように、半導体チップＣＨｂは、その一領域が、半導体チップＣＨａの一領域と重なるように、半導体チップＣＨａ上に配置されている。半導体チップＣＨａおよびＣＨｂは、絶縁性接着層（絶縁性接着シート）ＤＡＦ１を挟んで、主面ＰＳａと主面ＰＳｂとが互いに対向するように積層されている。半導体チップＣＨａのインダクタ領域ＬＲ１（言い換えると、インダクタ素子Ｌ１）と半導体チップＣＨｂのインダクタ領域ＬＲ３（言い換えると、インダクタ素子Ｌ３）とが、図３のＸ方向およびＹ方向において、ほぼ一致するように、互いに重なっている。もちろん、インダクタ領域ＬＲ１およびＬＲ３とは、Ｘ方向およびＹ方向において、等しいサイズで構成されている。Ｘ方向およびＹ方向において、絶縁性接着層ＤＡＦ１のサイズは、インダクタ領域ＬＲ１およびＬＲ３よりも大きく、インダクタ領域ＬＲ１およびＬＲ３の全域が、絶縁性接着層ＤＡＦ１で覆われている。なお、半導体チップＣＨａのパッド電極ＰＡａおよび半導体チップＣＨｂのパッド電極ＰＡｂは、半導体チップＣＨａおよびＣＨｂが重ならない領域に配置されている。言い換えると、半導体チップＣＨａのパッド電極ＰＡａおよび半導体チップＣＨｂのパッド電極ＰＡｂは、絶縁性接着層ＤＡＦ１で覆われておらず、絶縁性接着層ＤＡＦ１から露出している。なお、半導体チップＣＨａは、接着層ＡＤを介してダイパッドＤＰ上に搭載されている。
図３および図９に示すように、半導体チップＣＨｃは、その一領域が、半導体チップＣＨａの一領域と重なるように、半導体チップＣＨａ上に配置されている。半導体チップＣＨａおよびＣＨｃは、絶縁性接着層（絶縁性接着シート）ＤＡＦ２を挟んで、主面ＰＳａと主面ＰＳｃとが互いに対向するように積層されている。半導体チップＣＨａのインダクタ領域ＬＲ２（言い換えると、インダクタ素子Ｌ２）と半導体チップＣＨｃのインダクタ領域ＬＲ４（言い換えると、インダクタ素子Ｌ４）とが、図３のＸ方向およびＹ方向において、ほぼ一致するように、互いに重なっている。もちろん、インダクタ領域ＬＲ２およびＬＲ４とは、Ｘ方向およびＹ方向において、等しいサイズで構成されている。Ｘ方向およびＹ方向において、絶縁性接着層ＤＡＦ２のサイズは、インダクタ領域ＬＲ２およびＬＲ４よりも大きく、インダクタ領域ＬＲ２およびＬＲ４の全域が、絶縁性接着層ＤＡＦ２で覆われている。なお、半導体チップＣＨａのパッド電極ＰＡａおよび半導体チップＣＨｃのパッド電極ＰＡｃは、半導体チップＣＨａおよびＣＨｃが重ならない領域に配置されている。言い換えると、半導体チップＣＨａのパッド電極ＰＡａおよび半導体チップＣＨｃのパッド電極ＰＡｃは、絶縁性接着層ＤＡＦ２で覆われておらず、絶縁性接着層ＤＡＦ２から露出している。
次に、図１０を用いて、本実施の形態の半導体装置ＳＤのＹ方向における断面構造を説明する。なお、図１０では、ダイパッドＤＰおよび接着層ＡＤは省略している。図１０に示すように、半導体チップＣＨａ上に、絶縁性接着層ＤＡＦ１を介して、半導体チップＣＨｂが搭載されている。半導体チップＣＨａの主面ＰＳａと半導体チップＣＨｂの主面ＰＳｂとは、互いに対向している。そして、半導体チップＣＨａのインダクタ領域ＬＲ１と半導体チップＣＨｂのインダクタ領域ＬＲ３とが互いに重なっている。言い換えると、半導体チップＣＨａのインダクタ素子Ｌ１と半導体チップＣＨｂのインダクタ素子Ｌ３とが互いに重なっている。
また、半導体チップＣＨａ上に、絶縁性接着層ＤＡＦ２を介して、半導体チップＣＨｃが搭載されている。半導体チップＣＨａの主面ＰＳａと半導体チップＣＨｃの主面ＰＳｃとは、互いに対向している。そして、半導体チップＣＨａのインダクタ領域ＬＲ２と半導体チップＣＨｃのインダクタ領域ＬＲ４とが互いに重なっている。言い換えると、半導体チップＣＨａのインダクタ素子Ｌ２と半導体チップＣＨｃのインダクタ素子Ｌ４とが互いに重なっている。
ここで、絶縁性接着層ＤＡＦ１およびＤＡＦ２は、熱硬化性または熱可塑性の絶縁膜であり、例えば、エポキシ系樹脂、アクリル系樹脂、または、これらを混合した樹脂を主成分としている。そして、絶縁性接着層ＤＡＦ１およびＤＡＦ２の膜厚Ｔ（ＤＡＦ１）およびＴ（ＤＡＦ２）は、例えば、１０μｍ以上１００μｍ以下とすることができる。
図３に示すように、平面視において、半導体チップＣＨｂと半導体チップＣＨｃとが最も近接した部分の距離を離間距離Ｄｂｃと呼ぶ。また、半導体チップＣＨｂと半導体チップＣＨｃとの間の耐圧は、沿面距離に依存する。沿面距離とは、半導体チップＣＨｂと半導体チップＣＨｃとの間に存在する絶縁物の表面に沿う距離である。つまり、封止体ＢＤと、封止体ＢＤに接触する絶縁物との界面距離が問題となる。なぜなら、封止体ＢＤと絶縁物との界面でリーク電流が発生しやすいからである。
つまり、本実施の形態によれば、図１０に示すように、半導体チップＣＨｂと半導体チップＣＨｃとの間の沿面距離ＣＤ１は、半導体チップＣＨｂと半導体チップＣＨｃとの間に存在する、封止体ＢＤと絶縁性接着層ＤＡＦ１およびＤＡＦ２との界面の長さと、封止体ＢＤと保護膜１３ａとの界面の長さの和となる。従って、絶縁性接着層ＤＡＦ１およびＤＡＦ２が分割されているため、半導体チップＣＨｂと半導体チップＣＨｃとの間の沿面距離ＣＤ１を、半導体チップＣＨｂと半導体チップＣＨｃとの間の離間距離Ｄｂｃよりも絶縁性接着層ＤＡＦ１およびＤＡＦ２の膜厚Ｔ（ＤＡＦ１）およびＴ（ＤＡＦ２）分だけ大きくできる。つまり、沿面距離ＣＤ１＝離間距離Ｄｂｃ＋膜厚Ｔ（ＤＡＦ１）＋Ｔ（ＤＡＦ２）の関係が成立する。沿面距離が増加した分だけ離間距離を減少できるため、Ｙ方向における半導体装置ＳＤの小型化を実現することができる。
また、Ｙ方向において、絶縁性接着層ＤＡＦ１およびＤＡＦ２の離間距離ｄは、半導体チップＣＨｂおよびＣＨｃの離間距離Ｄｂｃよりも小さく、絶縁性接着層ＤＡＦ１の端部は、半導体チップＣＨｂの端部から突出し、絶縁性接着層ＤＡＦ２の端部は、半導体チップＣＨｃの端部から突出している。従って、半導体チップＣＨａと半導体チップＣＨｂとの間の絶縁耐圧および半導体チップＣＨａと半導体チップＣＨｃとの間の絶縁耐圧を確保した状態で、前述のように、半導体チップＣＨｂと半導体チップＣＨｃとの間の沿面距離ＣＤ１を離間距離Ｄｂｃよりも大きくできる。
また、Ｙ方向における半導体チップＣＨａの端部において、絶縁性接着層ＤＡＦ１の端部は、半導体チップＣＨａおよびＣＨｂの端部から突出しており、絶縁性接着層ＤＡＦ２の端部は、半導体チップＣＨａおよびＣＨｃの端部から突出している。そのため、半導体チップＣＨａとＣＨｂとの間の沿面距離および半導体チップＣＨａとＣＨｃとの間の沿面距離を大きくすることができる。
＜半導体装置の製造方法＞
図１１は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図１２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、図１３は、図１２に続く半導体装置の製造工程中の要部断面図であり、図１４は、図１３に続く半導体装置の製造工程中の要部断面図であり、図１５は、図１４に続く半導体装置の製造工程中の要部断面図である。図１２～１５は、図３のＸ１－Ｘ１´に沿う断面に対応している。
先ず、図１１に示す、半導体チップＣＨａ、ＣＨｂおよびＣＨｃの準備工程を実施する。図４～６等で説明した半導体チップＣＨａ、ＣＨｂおよびＣＨｃを準備する。
次に、図１１に示す、リードフレームの準備工程を実施する。図１２に示すように、外部端子ＴａおよびＴｂ、ならびに、ダイパッドＤＰを有するリードフレームを準備する。図１２には図示されていないが、リードフレームには、図３に示す外部端子ＴｃおよびＴＮＣも備えられている。リードフレームには、前述の半導体装置ＳＤの形成領域が多数設けられている。なお、半導体チップＣＨａ、ＣＨｂおよびＣＨｃを準備する工程と、リードフレームを準備する工程とは、どちらが先でも良く、また同時でも良い。
次に、図１１に示す、半導体チップＣＨａ搭載工程を実施する。図１３に示すように、ダイパッドＤＰ上に接着層ＡＤを介して半導体チップＣＨａを搭載する。半導体チップＣＨａの裏面ＲＳａをダイパッドＤＰに接着する。
次に、図１１に示す、半導体チップＣＨｂおよびＣＨｃ搭載工程を実施する。図１４に示すように、半導体チップＣＨａ上に絶縁性接着層ＤＡＦ１を介して、半導体チップＣＨｂを搭載する。なお、図１４には示していないが、半導体チップＣＨａ上に絶縁性接着層ＤＡＦ２を介して、半導体チップＣＨｃを搭載する。前述のとおり、半導体チップＣＨａの主面ＰＳａと半導体チップＣＨｂの主面ＰＳｂとを互いに対向させる。同様に、図９で説明したように、半導体チップＣＨａの主面ＰＳａと半導体チップＣＨｃの主面ＰＳｃとを互いに対向させる。
次に、図１１に示すワイヤボンディング工程および樹脂封止工程を実施する。図１５に示すように、半導体チップＣＨａのパッド電極ＰＡａと外部端子ＴａとをワイヤＷで接続する。さらに、半導体チップＣＨｂのパッド電極ＰＡｂと外部端子ＴｂとをワイヤＷで接続する。図示していないが、同様に、半導体チップＣＨｃのパッド電極ＰＡｃと外部端子ＴｃとをワイヤＷで接続する。次に、半導体チップＣＨａ、ＣＨｂおよびＣＨｃ、ダイパッドＤＰ、外部端子Ｔａ、Ｔｂならびに図示しない外部端子ＴｃおよびＴＮＣの一部分を樹脂封止し、封止体ＢＤを形成する。封止体ＢＤは、例えば、球状の酸化シリコンからなるフィラーを含有するエポキシ樹脂等で構成される。
次に、図１１に示すリード成形工程を実施する。図８および図９に示したように、封止体ＢＤの側面ＢＤｓ１およびＢＤｓ２から露出した外部端子Ｔａ、ＴｂおよびＴｃを封止体ＢＤの下面ＢＤｂ側に折り曲げ、本実施の形態の半導体装置ＳＤが完成する。なお、外部端子ＴＮＣも同様に、成形される。
＜変形例１＞
図１６は、変形例１における半導体装置の平面図であり、図１７は、図１６のＹ２－Ｙ２´に沿う要部断面図である。変形例１の半導体装置ＳＤ１では、絶縁性接着層ＤＡＦ１およびＤＡＦ２の間において、半導体チップＣＨａの保護膜１３ａにスリットＳＬ１が設けられている。上記実施の形態と同様の構成には、同様の符号を付している。
図１６に示すように、絶縁性接着層ＤＡＦ１およびＤＡＦ２の間において、半導体チップＣＨａの主面ＰＳａに２本のスリットＳＬ１が設けられている。なお、スリットＳＬ１の本数は、１本でも、３本以上でも良い。図１７に示すように、スリットＳＬ１は、深さＤ（ＳＬ１）を有する。
図１６および図１７に示すように、絶縁性接着層ＤＡＦ１およびＤＡＦ２の間において、保護膜１３ａに２つのスリットＳＬ１を設けたことで、半導体チップＣＨｂとＣＨｃとの間の沿面距離ＣＤ２を、上記実施の形態よりも、４×Ｄ（ＳＬ１）だけ大きくすることができる。従って、半導体装置ＳＤ１の小型化を実現することができる。
スリットＳＬ１は、Ｘ方向に延在している。ここで、Ｘ方向とは、半導体チップＣＨａに設けられた複数のパッド電極ＰＡａの配列方向と直交する方向である。Ｘ方向において、スリットＳＬ１の長さＬ（ＳＬ１）は、半導体チップＣＨａと半導体チップＣＨｂとの重った領域の距離Ｌ（ＣＨｂ）および半導体チップＣＨａと半導体チップＣＨｃとの重った領域の距離Ｌ（ＣＨｃ）よりも長いことが好ましい。
スリットＳＬ１は、深いほど沿面距離ＣＤ２を大きくできるため、表面保護膜１２ａに達していても良い。ただし、図１７に示すように、スリットＳＬ１の深さは、保護膜１３ａの膜厚より小さい場合、スリットＳＬ１内で封止体ＢＤと表面保護膜１２ａとの間に薄い保護膜１３ａが介在しているため、封止体ＢＤ中のフィラーが表面保護膜１２ａを傷つけ、表面保護膜１２ａにクラックが入る危険性を低減できる。
なお、スリットＳＬ１は、上記実施の形態のプロセスフローにおける半導体チップＣＨａ、ＣＨｂおよびＣＨｃの準備工程の中で、半導体チップＣＨａに形成する。例えば、上記実施の形態の図７において、表面保護膜１２ａ上に保護膜１３ａを堆積させた後に、光露光法またはナノプリント法を用いて、スリットＳＬ１を形成することができる。そして、例えば、保護膜１３ａの膜厚が１０μｍの場合、スリットＳＬ１の深さＤ（ＳＬ１）を７μｍとすることができる。
＜変形例２＞
図１８は、変形例２における半導体装置の平面図であり、図１９は、図１８のＹ３－Ｙ３´に沿う要部断面図である。変形例２の半導体装置ＳＤ２では、半導体チップＣＨｂおよびＣＨｃは、１枚の絶縁性接着層ＤＡＦ３で半導体チップＣＨａに接着されており、半導体チップＣＨｂおよびＣＨｃの間において、絶縁性接着層ＤＡＦ３にスリットＳＬ２が設けられている。上記実施の形態と同様の構成には、同様の符号を付している。
図１８および図１９に示すように、絶縁性接着層ＤＡＦ３は、上記実施の形態の２枚の絶縁性接着層ＤＡＦ１およびＤＡＦ２をＹ方向に繋げた構成となっている。つまり、Ｘ方向およびＹ方向において、インダクタ領域ＬＲ１およびＬＲ３の全域ならびにインダクタ領域ＬＲ２およびＬＲ４の全域が、絶縁性接着層ＤＡＦ３で覆われている。そして、半導体チップＣＨｂおよびＣＨｃの間において、絶縁性接着層ＤＡＦ３に２本のスリットＳＬ２が設けられている。なお、スリットＳＬ２の本数は、１本でも、３本以上でも良い。図１９に示すように、スリットＳＬ２の深さＤ（ＳＬ２）は、絶縁性接着層ＤＡＦ３の膜厚Ｔ（ＤＡＦ３）よりも浅い。
半導体チップＣＨｂおよびＣＨｃの間において、絶縁性接着層ＤＡＦ３に２本のスリットＳＬ２を設けたことで、沿面距離ＣＤ３を、上記実施の形態の沿面距離ＣＤ１とほぼ同等とすることができ、半導体装置ＳＤ２の小型化を実現できる。正確には、沿面距離ＣＤ３は、沿面距離ＣＤ１よりも僅かに小さいが、１枚の絶縁性接着層ＤＡＦ３で半導体チップＣＨｂおよびＣＨｃを、半導体チップＣＨａに接着できるため、製造工程を簡略化することができる。
なお、変形例２の半導体装置ＳＤ２の製造方法では、半導体チップＣＨａ上に、スリットＳＬ２を有する絶縁性接着層ＤＡＦ３を接着し、その上に半導体チップＣＨｂおよびＣＨｃを接着することができる。また、スリットＳＬ２を有しない絶縁性接着層ＤＡＦ３を用いて、半導体チップＣＨａ上に半導体チップＣＨｂおよびＣＨｃを搭載した後、レーザ加工によりスリットＳＬ２を形成することも出来る。
また、Ｘ方向において、スリットＳＬ２の長さＬ（ＳＬ２）は、半導体チップＣＨａと半導体チップＣＨｂとの重った領域の距離Ｌ（ＣＨｂ）および半導体チップＣＨａと半導体チップＣＨｃとの重った領域の距離Ｌ（ＣＨｃ）よりも長いことが好ましい。変形例２では、Ｘ方向において、スリットＳＬ２は、絶縁性接着層ＤＡＦ３の全域に渡って設けられている。
なお、Ｘ方向におけるスリットＳＬ２の長さを、絶縁性接着層ＤＡＦ３よりも短くする場合には、スリットＳＬ２の深さを、絶縁性接着層ＤＡＦ３の膜厚Ｔ（ＤＡＦ３）と等しくすることも出来る。
＜変形例３＞
図２０は、変形例３における半導体装置の平面図であり、図２１は、図２０のＹ４－Ｙ４´に沿う要部断面図である。変形例３の半導体装置ＳＤ３では、半導体チップＣＨｂおよびＣＨｃの間において、絶縁性接着層ＤＡＦ５が絶縁性接着層ＤＡＦ４上に重なっている。上記実施の形態と同様の構成には、同様の符号を付している。
図２０および図２１に示すように、半導体チップＣＨｂは、絶縁性接着層ＤＡＦ４を介して、半導体チップＣＨａ上に搭載され、半導体チップＣＨｃは、絶縁性接着層ＤＡＦ５を介して、半導体チップＣＨａ上に搭載されている。そして、半導体チップＣＨｂおよびＣＨｃの間において、絶縁性接着層ＤＡＦ５は、絶縁性接着層ＤＡＦ４上に乗り上げている。
半導体チップＣＨｂおよびＣＨｃの間において、絶縁性接着層ＤＡＦ４およびＤＡＦ５の重なり領域を設けたことで、沿面距離ＣＤ４を離間距離Ｄｂｃよりも絶縁性接着層ＤＡＦ５の膜厚Ｔ（ＤＡＦ５）の２倍分大きくできる。従って、半導体装置ＳＤ３の小型化を実現することができる。
なお、半導体チップＣＨｂおよびＣＨｃの間において、絶縁性接着層ＤＡＦ４が、絶縁性接着層ＤＡＦ５上に乗り上げる構造としても良い。
＜変形例４＞
図２２は、変形例４における半導体装置の平面図であり、図２３は、図２２のＹ５－Ｙ５´に沿う要部断面図である。変形例４の半導体装置ＳＤ４では、半導体チップＣＨｂおよびＣＨｃの間において、絶縁性接着層ＤＡＦ６の表面にスリットＳＬ４が形成されている。
図２２および図２３に示すように、半導体チップＣＨｂおよびＣＨｃの間において、絶縁性接着層ＤＡＦ６の表面にＸ方向に延在するスリットＳＬ４が形成されている。半導体チップＣＨｂおよびＣＨｃの間において、絶縁性接着層ＤＡＦ６表面にスリットＳＬ４を設けたことで、沿面距離ＣＤ５を離間距離ＤｂｃよりもスリットＳＬ４の深さＤ（ＳＬ４）の２倍分大きくできる。従って、半導体装置ＳＤ４の小型化を実現することができる。
半導体チップＣＨａの保護膜１３ａに幅広のスリットＳＬ３を設け、スリットＳＬ３を覆うように絶縁性接着層ＤＡＦ６を設けたことで、絶縁性接着層ＤＡＦ６の表面にスリットＳＬ４が形成されている。
図２２に示すように、Ｘ方向において、スリットＳＬ４の長さＬ（ＳＬ４）は、半導体チップＣＨａと半導体チップＣＨｂとの重った領域の距離Ｌ（ＣＨｂ）および半導体チップＣＨａと半導体チップＣＨｃとの重った領域の距離Ｌ（ＣＨｃ）よりも長いことが好ましい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
〔付記１〕
（ａ）断面視にて、第１半導体基板と第１主面との間に第１インダクタ素子および第２インダクタ素子を有する第１半導体チップと、断面視にて、第２半導体基板と第２主面との間に第３インダクタ素子を有する第２半導体チップと、断面視にて、第３半導体基板と第３主面との間に第４インダクタ素子を有する第３半導体チップと、を準備する工程、
（ｂ）複数の外部端子とダイパッドとを有するリードフレームを準備する工程、
（ｃ）前記ダイパッド上に前記第１半導体チップを搭載する工程、
（ｄ）前記第１半導体チップ上に第１絶縁性接着層を介して前記第２半導体チップを搭載し、前記第１半導体チップ上に第２絶縁性接着層を介して前記第３半導体チップを搭載する工程、
（ｅ）前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第１絶縁性接着層および前記第２絶縁性接着層を封止して封止体を形成する工程、
を有し、
前記第１インダクタ素子と前記第２インダクタ素子とは、前記第１主面の第１方向において互いに離間して配置されており、
前記（ｄ）工程では、前記第１主面と前記第２主面とを対向させ、平面視にて、前記第１インダクタ素子と前記第３インダクタ素子とが互いに重なり、かつ、前記第１主面と前記第３主面とを対向させ、平面視にて、前記第２インダクタ素子と前記第４インダクタ素子とが互いに重なる、半導体装置の製造方法。
〔付記２〕
付記１に記載の半導体装置の製造方法において、
前記第２半導体チップと前記第３半導体チップとの間の沿面距離は、前記第２半導体チップと前記第３半導体チップとの間の第１離間距離よりも大きい、半導体装置の製造方法。
〔付記３〕
付記２に記載の半導体装置の製造方法において、
前記第１絶縁性接着層と前記第２絶縁性接着層との第２離間距離は、前記第１離間距離よりも小さい、半導体装置の製造方法。
〔付記４〕
付記１に記載の半導体装置の製造方法において、
前記工程（ａ）において、前記第１半導体チップは、前記第１インダクタ素子および前記第２インダクタ素子を覆い、前記第１インダクタ素子と前記第２インダクタ素子との間において、スリットを有する保護膜を有し、
前記工程（ｅ）において、前記封止体は、前記スリット内にも形成される、半導体装置の製造方法。
〔付記５〕
付記１に記載の半導体装置の製造方法において、
前記工程（ｄ）において、前記第２半導体チップと前記第３半導体チップの間において、前記第１絶縁性接着層と前記第２絶縁性接着層とが重なるように配置する、半導体装置の製造方法。
〔付記６〕
（ａ）断面視にて、第１半導体基板と第１主面との間に第１インダクタ素子および第２インダクタ素子を有する第１半導体チップと、断面視にて、第２半導体基板と第２主面との間に第３インダクタ素子を有する第２半導体チップと、断面視にて、第３半導体基板と第３主面との間に第４インダクタ素子を有する第３半導体チップと、を準備する工程、
（ｂ）複数の外部端子とダイパッドとを有するリードフレームを準備する工程、
（ｃ）前記ダイパッド上に前記第１半導体チップを搭載する工程、
（ｄ）前記第１半導体チップ上に絶縁性接着層を介して前記第２半導体チップおよび前記第３半導体チップを搭載する工程、
（ｅ）前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記絶縁性接着層を封止して封止体を形成する工程、
を有し、
前記第１インダクタ素子と前記第２インダクタ素子とは、前記第１主面の第１方向において互いに離間して配置されており、
前記（ｄ）工程では、前記第１主面と前記第２主面とを対向させ、平面視にて、前記第１インダクタ素子と前記第３インダクタ素子とが互いに重なり、かつ、前記第１主面と前記第３主面とを対向させ、平面視にて、前記第２インダクタ素子と前記第４インダクタ素子とが互いに重なり、
前記第２半導体チップと前記第３半導体チップの間において、前記絶縁性接着層の表面には、スリットが配置されている、半導体装置の製造方法。
〔付記７〕
付記６に記載の半導体装置の製造方法において、
前記工程（ｅ）において、前記スリット内を前記封止体で埋め、
前記第２半導体チップと前記第３半導体チップとの間の沿面距離は、前記第２半導体チップと前記第３半導体チップとの間の離間距離よりも大きい、半導体装置の製造方法。
１ａ、１ｂ、１ｃ 半導体基板
２Ｐ ｐ型ウエル
２Ｎ ｎ型ウエル
３ 素子分離溝
４ 素子分離膜
５、６、８、１０ 絶縁膜
７ 第１層Ｃｕ配線
９ 第２層Ｃｕ配線
１０ａ、１０ｂ、１０ｃ 絶縁膜
１１ 第３層Ａｌ配線
１２ａ、１２ｂ、１２ｃ 表面保護膜（無機絶縁膜）
１３ａ、１３ｂ、１３ｃ 保護膜（有機絶縁膜）
１００ モーター制御システム
１１０ａ、１１０ｂ アイソレータ
１２０ ＭＣＵ
１３０ａ、１３０ｂ ゲートドライバ
１４０ａ、１４０ｂ ＩＧＢＴ
１５０ モーター
２１０ 第１送信回路
２１２ 第１変調処理部
２１４ 第１ドライバ回路
２１６ 第１受信回路
２１８ 第３ドライバ回路
２２０ 第２送信回路
２２２ 第２変調処理部
２２４ 第２ドライバ回路
２２６ 第２受信回路
２２８ 第４ドライバ回路
ＡＤ 接着層
ＢＤ 封止体
ＢＤａ 上面
ＢＤｂ 下面
ＢＤｓ１、ＢＤｓ２、ＢＤｓ３、ＢＤｓ４ 側面
ＣＤ１、ＣＤ２、ＣＤ３、ＣＤ４、ＣＤ５ 沿面距離
ＣＨａ、ＣＨｂ、ＣＨｃ 半導体チップ
ＤＡＦ１、ＤＡＦ２ 絶縁性接着層（絶縁性接着シート）
ＤＰ ダイパッド
Ｄｂｃ 離間距離
Ｌ１、Ｌ２、Ｌ３、Ｌ４ インダクタ（インダクタ素子）
ＬＲ１、ＬＲ２、ＬＲ３、ＬＲ４ インダクタ領域
ｎｄ ドレイン領域
ｎｉ ゲート絶縁膜
ｎｇ ゲート電極
ｎｓ ソース領域
ＰＡａ、ＰＡｂ、ＰＡｃ パッド電極（パッド、電極パッド）
ｐｄ ドレイン領域
ｐｉ ゲート絶縁膜
ｐｇ ゲート電極
ｐｓ ソース領域
ＰＳａ、ＰＳｂ、ＰＳｃ 主面
ｐ１、ｐ２、ｐ３ プラグ
Ｑｎ ｎチャネル型ＭＩＳトランジスタ
Ｑｐ ｐチャネル型ＭＩＳトランジスタ
ＲＳａ、ＲＳｂ、ＲＳｃ 裏面
Ｓａ１、Ｓａ２、Ｓａ３、Ｓａ４ 辺
Ｓｂ１、Ｓｂ２、Ｓｂ３、Ｓｂ４ 辺
Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｃ４ 辺
ＳＤ 半導体装置
ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４ スリット
Ｔａ、Ｔａ（Ｈ）、Ｔａ（Ｌ）、Ｔｂ、Ｔｃ、ＴＮＣ 外部端子
ＴＬ１ａ、ＴＬ２ａ、ＴＬ３ａ、ＴＬ４ａ 端子
ＴＬ１ｂ、ＴＬ２ｂ、ＴＬ３ｂ、ＴＬ４ｂ 端子
Ｗ ワイヤ

Claims (13)

  1. 断面視にて、第１半導体基板と第１主面との間に第１インダクタ素子および第２インダクタ素子を有する第１半導体チップと、
    断面視にて、第２半導体基板と第２主面との間に第３インダクタ素子を有する第２半導体チップと、
    断面視にて、第３半導体基板と第３主面との間に第４インダクタ素子を有する第３半導体チップと、
    を有し、
    前記第１インダクタ素子と前記第２インダクタ素子とは、前記第１主面の第１方向において互いに離間して配置されており、
    前記第１主面と前記第２主面とは対向し、平面視にて、前記第１インダクタ素子と前記第３インダクタ素子とは互いに重なっており、
    前記第１主面と前記第３主面とは対向し、平面視にて、前記第２インダクタ素子と前記第４インダクタ素子とは互いに重なっており、
    前記第２半導体チップと前記第３半導体チップとの間の沿面距離は、前記第２半導体チップと前記第３半導体チップとの間の離間距離よりも大きい、半導体装置。
  2. 断面視にて、第１半導体基板と第１主面との間に第１インダクタ素子および第２インダクタ素子を有する第１半導体チップと、
    断面視にて、第２半導体基板と第２主面との間に第３インダクタ素子を有する第２半導体チップと、
    断面視にて、第３半導体基板と第３主面との間に第４インダクタ素子を有する第３半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間に介在する第１絶縁性接着層と、
    前記第１半導体チップと前記第３半導体チップとの間に介在する第２絶縁性接着層と、
    前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第１絶縁性接着層および前記第２絶縁性接着層を封止する封止体と、
    を有し、
    前記第１インダクタ素子と前記第２インダクタ素子とは、前記第１主面の第１方向において互いに離間して配置されており、
    前記第１主面と前記第２主面とは対向し、平面視にて、前記第１インダクタ素子と前記第３インダクタ素子とは、前記第１絶縁性接着層を介して互いに重なっており、
    前記第１主面と前記第３主面とは対向し、平面視にて、前記第２インダクタ素子と前記第４インダクタ素子とは、前記第２絶縁性接着層を介して互いに重なっており、
    前記第２半導体チップと前記第３半導体チップとの間の沿面距離は、前記第２半導体チップと前記第３半導体チップとの間の第１離間距離よりも大きい、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１方向において、前記第１絶縁性接着層と前記第２絶縁性接着層とは、互いに離間して配置されており、
    前記第１絶縁性接着層と前記第２絶縁性接着層との第２離間距離は、前記第１離間距離よりも小さい、半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記第１絶縁性接着層と前記第２絶縁性接着層との間で、前記封止体は、前記第１主面と接触している、半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記第１半導体チップは、前記第１インダクタ素子および前記第２インダクタ素子を覆
    う保護膜を有し、
    前記第２半導体チップと前記第３半導体チップとの間において、前記保護膜には、スリットが形成されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記スリット内は、前記封止体で埋まっている、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記スリットの深さは、前記保護膜の膜厚よりも小さい、半導体装置。
  8. 請求項５に記載の半導体装置において、
    前記第２半導体チップは、前記第１半導体チップと重なっており、
    前記スリットは、前記第１方向と直交する第２方向に延在し、
    前記第２方向において、前記スリットの長さは、前記第１半導体チップと前記第２半導体チップとが重なった距離よりも長い、半導体装置。
  9. 請求項２に記載の半導体装置において、
    前記第２半導体チップと前記第３半導体チップとの間において、前記第１絶縁性接着層と前記第２絶縁性接着層とは、それぞれの一部分が互いに重なっている、半導体装置。
  10. 断面視にて、第１半導体基板と第１主面との間に第１インダクタ素子および第２インダクタ素子を有する第１半導体チップと、
    断面視にて、第２半導体基板と第２主面との間に第３インダクタ素子を有する第２半導体チップと、
    断面視にて、第３半導体基板と第３主面との間に第４インダクタ素子を有する第３半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間、および、前記第１半導体チップと前記第３半導体チップとの間に介在する絶縁性接着層と、
    前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記絶縁性接着層を封止する封止体と、
    を有し、
    前記第１インダクタ素子と前記第２インダクタ素子とは、前記第１主面の第１方向において互いに離間して配置されており、
    前記第１主面と前記第２主面とは対向し、平面視にて、前記第１インダクタ素子と前記第３インダクタ素子とは、前記絶縁性接着層を介して互いに重なっており、
    前記第１主面と前記第３主面とは対向し、平面視にて、前記第２インダクタ素子と前記第４インダクタ素子とは、前記絶縁性接着層を介して互いに重なっており、
    前記第２半導体チップと前記第３半導体チップとの間において、前記絶縁性接着層は、第１スリットを有し、
    前記第２半導体チップと前記第３半導体チップとの間の沿面距離は、前記第２半導体チップと前記第３半導体チップとの間の離間距離よりも大きい、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第２半導体チップと前記第３半導体チップとの間において、前記封止体は、前記絶縁性接着層と接触している、半導体装置。
  12. 請求項１０に記載の半導体装置において、
    前記第２半導体チップは、前記第１半導体チップと重なっており、
    前記第１スリットは、前記第１方向と直交する第２方向に延在し、
    前記第２方向において、前記第１スリットの長さは、前記第１半導体チップと前記第２半導体チップとが重なった距離よりも長い、半導体装置。
  13. 請求項１０に記載の半導体装置において、
    前記第１半導体チップは、前記第１インダクタ素子および前記第２インダクタ素子を覆う保護膜を有し、
    前記保護膜には、第２スリットが形成されており、
    前記第１方向において、前記第２スリットの幅は、前記第１スリットの幅よりも大きく、平面視にて、前記第１スリットは、前記第２スリットの内側に位置している、半導体装置。
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