CN103219043A - 非易失性存储器串行核心体系结构 - Google Patents

非易失性存储器串行核心体系结构 Download PDF

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Abstract

本发明是非易失性存储器串行核心体系结构。一种具有用于以串行位流从至少一个存储体接收数据和提供数据到至少一个存储体的串行数据接口和串行数据路径核心的存储器***。存储体被分为两个半部，其中每一半部分为上部扇区和下部扇区。每一扇区并行提供数据到具有集成自列译码电路的共享二维页面缓冲器。存储体内的串行到并行数据转换器从任一半部存储体耦合并行数据到串行数据路径核心。具有集成的自列译码电路的共享的二维页面缓冲器最小化了对于每一存储体的电路和芯片面积开销，并且串行数据路径核心降低了典型用于布线宽数据总线的芯片面积。因此，与具有相同密度的单个存储体的***相比较，无需增加显著的对应芯片面积，就可以实现多个存储体***。

Description

非易失性存储器串行核心体系结构
本申请为申请号为200780043552.9、申请日为2007年11月26日、发明名称为“非易失性存储器串行核心体系结构”的申请的分案申请。
相关申请的交叉引用
本申请要求在2006年11月27日提交的美国临时专利申请60/867,269的优先权的权益，该申请的全部内容通过引用包括在本申请中。
背景技术
诸如数码照相机、便携式数字助理、便携式音频/视频播放器和移动终端的移动电子设备一直以来要求大容量存储器，优选的是具有不断增加的容量和速度能力的非易失性存储器。例如，目前使用的音频播放器可以具有介于256M字节至40G字节的存储器以用于存储音频/视频数据。由于在没有电力的情况下非易失性存储器可以保持数据，因此优先选择诸如快闪存储器和硬盘驱动器的非易失性存储器，从而延长了电池寿命。
目前，硬盘驱动器具有高密度并且能够存储40-160G字节数据，但体积相对庞大。但是，快闪存储器，也被称作固态驱动器，由于其高密度、非易失性和相对硬盘驱动器的较小尺寸而受到欢迎。多层单元（MLC）的出现相对于单层单元进一步增加了对于给定面积的快闪存储器密度。本领域技术人员清楚地知道快闪存储器可以被配置为NOR闪存、NAND闪存或者任意其他类型的快闪存储器结构。NAND闪存由于其更紧密存储器阵列结构而在每个给定面积具有更高密度。为了进一步讨论，所提及到的快闪存储器可以被理解为诸如NOR、NAND类型快闪存储器的任意类型的闪存器件。
虽然，现有快闪存储器模块对于许多目前的消费电子装置以足够的速度运行，但是这样的快闪存储器模块可能将不足以用于未来需要高数据率的装置中。例如，记录高清晰移动图像的移动多媒体装置可能要求存储器模块具有至少10MB/s的编程吞吐量，而当前的快闪存储器技术难以达到，因为当前的快闪存储器技术典型的编程数据率为7MB/s。由于对单元进行编程需要多步骤编程序列，所以多层单元闪存具有1.5MB/s的更低的速率。
许多标准存储器装置在其用于接收和提供数据的并行数据接口的使用中存在问题。例如，一些存储器装置以高达30MHz的工作频率并行提供8、16或者32位数据。并行提供多位数据的标准并行数据接口在超过其额定工作频率运行时，公知地遭受诸如串扰、信号偏移和信号衰减的通信退化效应，这例如降低信号质量。为了增加数据吞吐量，在共有的美国专利其公开号为20070076479中披露了具有串行数据接口的存储器装置，其以例如200MHz的频率串行接收和提供数据。美国专利公开号为20070076479中描述的存储器装置可以被用在互相串联的存储器装置的***中，如2007年2月16日提交的共有的美国临时专利申请号为60/902,003中描述的那样，其全部内容通过引用包括在本申请中。
图1A示出美国专利公开号为20070076479中描述的互相串联的多个存储器装置的***。参见图1A，串行互连5包括与存储器控制器串联的多个存储器装置。存储器控制器包括用于从集成了串行互连的***接收***命令和数据的***接口，并且提供读取数据到***。更具体地，装置0包括多个数据输入端口（SIP0、SIP1）、多个数据输出端口（SOP0、SOP1）、多个控制输入端口（IPE0、IPE1）和多个控制输出端口（OPE0、OPE1）。这些数据和控制信号从存储器控制器被发送到存储器装置5。第二存储器装置（装置1）包括与装置0同一类型的端口。装置1与装置0互连。例如，装置1可以接收来自装置0的数据和控制信号。也可以与装置0和装置1并排地以类似方式互连一个或者多个附加装置。串行连接中的最后一个装置（例如，装置3）在预定等待时间之后提供数据和控制信号返回到存储器控制器。每一个存储器装置（例如，装置0、1、2、3）输出IPE0、IPE1、OPE0和OPE1（即控制输出端口）的回波（IPEQ0、IPEQ1、OPEQ0和OPEQ1）给随后的装置。信号可以从一个装置被传递到随后的串联的装置。单时钟信号被提供给多个串行连接的存储器装置中的每一个。
图1B为示出图1A所示的其中一个存储器装置的核心体系结构的框图。存储器装置10包括诸如存储体A12和存储体B14的许多同样的具有它们各自的数据、控制和寻址电路的存储体、连接到存储体12和14二者的地址和数据路径开关电路16和与每一个存储体相关联的用于提供数据到开关电路16和从开关电路16接收数据的同样的接口电路18和20。存储体12和14优选为非易失性存储器，诸如快闪存储器。逻辑上，存储体12接收和提供的信号以字母“A”指示，存储体14接收和提供的信号以字母“B”指示。相似地，接口电路18接收和提供的信号以数字“0”指示，接口电路20接收和提供的信号以数字“1”指示。接口电路18和20的每一个以串行数据流接收存取数据，其中存取数据可以包括例如用于编程操作的命令、地址信息和输入数据。在读取操作中，接口电路的每一个响应读取命令和地址数据提供输出数据为串行数据流。存储器装置10还包括诸如控制接口22和状态/ID寄存器电路24的全局电路，其提供诸如时钟信号sclki和reset的全局信号到存储体12和14二者的电路及各自的接口电路18和20。以下是上述电路的进一步讨论。
存储体12包括公知的存储器***电路，诸如用于提供输出数据DOUT_A并且用于接收输入编程数据DIN_A的读出放大器与页面缓冲电路块26、和行译码器块28。本领域内的普通技术人员可以理解块26还包括列译码器电路。控制和预译码器电路块30经由信号线ADDR_A接收地址信号和控制信号，并且提供预译码地址信号给行译码器28和读出放大器与页面缓冲电路块26。
对于存储体14的***电路和之前所描述的对于存储体12的***电路是相同的。存储体B的电路包括用于提供输出数据DOUT_B和用于接收输入编程数据DIN_B的读出放大器与页面缓冲电路块32、行译码器块34、和控制和预译码器电路块36。控制和预译码器电路块36经由信号线ADDR_B接收地址信号和控制信号，并且提供预译码地址信号给行译码器34和读出放大器与页面缓冲电路块36。每一个存储体和其对应***电路可以使用公知的体系结构来配置。
在一般操作中，每一存储体响应特定命令和地址，如果必要还有输入数据。例如，存储体12响应读取命令和读取地址来提供输出数据DOUT_A，并且可以响应编程命令和编程地址来编程输入数据。例如，每一存储体可以响应诸如擦除命令的其它命令。
在图1B所示的例子中，路径开关16为双端口电路，可以在用于在存储体12与14和接口电路18与20之间传递信号的两种模式的其中之一中操作。第一模式为直接传送模式，其中存储体12和接口电路18的信号互相传递。同时，存储体14和接口电路20的信号在直接传送模式中互相传递。第二模式是交叉传送模式，其中存储体12和接口电路20的信号互相传递。同时，存储体14和接口电路18的信号互相传递。下面将讨论路径开关16的单端口配置。
如前所述，接口电路18和20接收和提供作为串行数据流的数据。这是为了降低芯片的引脚输出需求并且为了增加高工作频率下的总信号吞吐量。由于存储体12和14的电路典型地被配置为用于并行地址和数据，因此需要转换电路。
接口电路18包括串行数据链路40、输入串行到并行寄存器42、和输出并行到串行寄存器44。串行数据链路40接收串行输入数据SIP0、输入使能信号IPE0和输出使能信号OPE0，并且提供串行输出数据SOP0、输入使能回波信号IPEQ0和输出使能回波信号OPEQ0。信号SIP0（和SIP1）为串行数据流，其每一个可以包括地址、命令和输入数据。串行数据链路40提供对应于SIP0的缓冲的串行输入数据SER_IN0并且从输出并行到串行寄存器44接收串行输出数据SER_OUT0。输入串行到并行寄存器42接收SER_IN0并且将其转换为一组并行信号PAR_IN0。输出并行到串行寄存器44接收一组并行输出数据PAR_OUT0并且将其转换为串行输出数据SER_OUT0，其随后被提供为数据流SOP0。输出并行到串行寄存器44也可以接收来自状态/ID寄存器24的数据以用于输出其中所存储数据而不是PAR_OUT0数据。以下将讨论该特定特征的其他细节。此外，串行数据链路40被配置为适应于控制信号和数据信号与另一个存储器装置10的菊花链级联。
串行接口电路20与接口电路18具有相同配置，并且包括串行数据链路46、输入串行到并行寄存器48、和输出并行到串行寄存器50。串行数据链路46接收串行输入数据SIP1、输入使能信号IPE1和输出使能信号OPE1，并且提供串行输出数据SOP1、输入使能回波信号IPEQ1和输出使能回波信号OPEQ1。串行数据链路46提供对应于SIP1的缓冲的串行输入数据SER_IN1并且从输出并行到串行寄存器50接收串行输出数据SER_OUT1。输入串行到并行寄存器50接收SER_IN1并且将其转换为一组并行信号PAR_IN1。输出并行到串行寄存器48接收一组并行输出数据PAR_OUT1并且将其转换为串行输出数据SER_OUT1，其随后被提供为数据流SOP1。输出并行到串行寄存器48也可以接收来自状态/ID寄存器24的数据以用于输出其中所存储数据而不是PAR_OUT1数据。正如串行数据链路40那样，串行数据链路46被配置为适应于控制信号和数据信号与另一个存储器装置10的菊花链级联。
控制接口22包括标准输入缓冲电路，并且分别对应于片选（CS#）、串行时钟（SCLK）和复位（RST#）产生内部片选信号chip_sel、内部时钟信号sclki和内部复位信号reset。信号chip_sel主要是由串行数据链路40和46使用，而reset和sclki由遍及存储器装置10的多个电路使用。
虽然串行数据接口提供优于并行数据接口体系结构的性能优势，但是这些优势被存储体12和14中的性能退化所抵消。更具体而言，争取提高存储器密度将不利地影响能够多快地从存储器单元读出数据，特别是从NAND配置的快闪存储器单元读出数据。为了说明这个问题，在图2中示出图1B的NAND配置的快闪存储器阵列的一部分。
参见图1B和图2，存储体12包括i组位线，其中，i为大于0的整数，并且每一组包括偶数位线和奇数位线。例如，位线组1包括偶数位线BL1_e和奇数位线BL1_o。每一位线连接至少一个NAND单元串，其中每一NAND单元串包括串联在各自位线和公共源极线CSL之间的多个非易失性存储器单元和存取晶体管。存取晶体管包括用于接收源极选择线信号SSL的源极选择晶体管、和用于接收接地选择线信号GSL的接地选择晶体管。在这些两个存取晶体管之间串联多个非易失性存储器单元，诸如快闪存储器单元。在本实例中，存在32个串联的快闪存储器单元，具有耦合到各自字线WL1到WL32的栅极端子。
读出放大器与页面缓冲电路块26包括i个页面缓冲单元60，或者对于每个位线组为一个页面缓冲单元60。因为位线间距窄，在位线组的偶数位线和奇位线之间共享页面缓冲单元60。从而，需要接收偶数和奇数选择信号BSLe和BLSo的选择晶体管用于选择组中的一个位线耦合到页面缓冲单元60。每个页面缓冲单元60读出并锁存来自位线的数据，并且本领域内的普通技术人员可以理解页面缓冲器锁存将被编程的写数据。共享公共字线WL1-WL32、SSL和GSL线的每一个NAND单元串被称为存储块，连接到一个公共字线的存储器单元被称为页面。本领域内的普通技术人员应该理解如何执行闪存读取、编程和擦除操作。
图3为用于耦合图2的页面缓冲单元60中的数据到数据线的读出放大器与页面缓冲电路块26的列选择电路的电路示意图。在图3的例子中示出一个可能的逻辑译码方案，其中预设数量的页面缓冲器与16个数据线DL1到DL16的每一个相关联。在本例中，存在16个相同配置的数据线译码器电路70，其被耦合到数据线DL1到DL16的每一个。以下描述涉及耦合到DL1的数据线译码器电路70。数据线译码器电路70包括16个组的32个页面缓冲单元60。在每一组中，一个页面缓冲单元的输入/输出端子被耦合到各自第一级n沟道传输晶体管72。所有的第一级n沟道传输晶体管被并行连接并且由第一级选择信号YA1到YA32控制，以选择性地耦合一个页面缓冲器单元60到一个第二级n沟道传输晶体管74。由于每组中存在一个第二级n沟道传输晶体管74，所以总共有16个第二级n沟道传输晶体管74并联到DL1，每一个晶体管由各自的第二级选择信号YB1到YB16来控制。因为信号YA1到YA32以及YB1到YB16由所有数据线译码器电路70共享，所以一个第一级选择信号和一个第二级选择信号的激活将一个页面缓冲单元60从每一个数据线译码器电路70耦合到对应的数据线。
在读取、编程验证和擦除验证操作中，所选择页面中的单元数据应该被读出并且被锁存在它们的对应页面缓冲器单元60中。列译码随后选择哪个页面缓冲单元耦合到数据线。读出依赖于由所选择存储器单元产生的单元电流，并且单元电流依赖于NAND单元串中的单元的数量。在图2的例子中，对于使用90nm工艺技术制造的32个单元NAND串，单元电流典型地低于1（μA）。不幸的是，争取增加存储器阵列密度以降低装置成本，导致每个NAND单元串增加更多存储器单元。结果，该单元电流将进一步下降，从而需要更灵敏读出电路和/或读出时间。使这个问题进一步复杂的是由于位线的物理长度以及由于每个NAND单元串的单元数量增加而造成的NAND单元串的结电容而造成的位线RC延迟。结合用于降低特征尺寸的先进制造工艺的这些物理改变进一步加剧了单元电流问题。有关单元电流的这个问题已公知，如在June Lee等人的“A90-nmCMOS1.8-V2-Gb NAND Flash Memory for Mass Storage Applications”,IEEE J.Solid State Circuits,vol.38,PP.1934-1942,Nov.2003中说明。另外，产生涉及使用先进制造工艺的另一个问题，其中长位线引发多个处理步骤中的工艺一致性问题，因此由于可能的缺陷增加而降低了每个晶片的成品率。
对该问题的一个可能的解决方案可以是限制每个NAND单元串的存储器单元的数量，并且将大的存储器阵列分为多个存储体。具有多个存储体的优点在于可以直接在多个存储体之间传送数据而无须从存储器装置传送数据的能力。使用多个存储体的缺陷在于每一个存储体需要其自己的一组读出放大器与页面缓冲电路块26，从而增加了额外的电路开销和芯片面积。对于实现直接存储体对存储体的数据传送所要求的复杂电路和面积开销同样消耗额外的芯片面积。
发明内容
在第一方面，本发明提供一种存储器***。该存储器***包括存储体和串行数据路径。存储体响应读取操作来提供串行位流读取数据并且响应写操作来接收串行位流写数据。串行数据路径在存储体和输入/输出接口之间耦合串行位流读取数据和串行位流写数据。根据一个实施例，串行数据路径包括用于从输入/输出接口串行接收存取数据的数据仲裁器，存取数据包括命令和地址。数据仲裁器将命令和地址转换为并行格式并且在读取操作期间传递串行位流读取数据到输入/输出接口。根据另一个实施例，存储体包括第一存储体半部、第二存储体半部和并行/串行数据转换器。第一存储体半部被耦合到第一n个并行数据线，其中n为大于0的整数值。第二存储体半部被耦合到第二n个并行数据线。并行/串行数据转换器选择性地将第一和第二n个并行数据线的其中一个转换为串行位流读取数据，并且对于第一和第二n个并行数据线的其中一个选择性地将串行位流写数据转换为并行数据。
在本实施例的一个方面中，第一存储体半部包括第一扇区、第二扇区和第一页面缓冲器。第一扇区具有耦合到存储器单元的字线和位线。第二扇区具有耦合到存储器单元的字线和位线。第一页面缓冲器被选择性地耦合到第一扇区和第二扇区的其中一个的位线，并且被耦合到第一n个并行数据线。第二存储体半部包括第三扇区、第四扇区和第二页面缓冲器。第三扇区具有耦合到存储器单元的字线和位线。第四扇区具有耦合到存储器单元的字线和位线。第二页面缓冲器选择性地耦合到第三扇区和第四扇区的其中一个的位线，并且耦合到第二n个并行数据线。在本方面中，第一扇区和第二扇区的位线被分组为多个位线组，其中每一位线组被耦合到公共位线，并且该公共位线被耦合到第一页面缓冲器。相似地，第三扇区和第四扇区的位线被分组为多个位线组，其中每一位线组被耦合到公共位线，并且该公共位线被耦合到第二页面缓冲器。
在本实施例的另一个方面中，并行/串行数据转换器包括第一并行/串行数据转换器、第二并行/串行数据转换器和数据路径选择器。第一并行/串行数据转换器顺序耦合第一n个并行数据线的每一个到第一端子。第二并行/串行数据转换器顺序耦合第二n个并行数据线的每一个到第二端子。数据路径选择器选择性地耦合第一端子和第二端子的其中一个到双向串行数据线。存储器***还可以包括用于接收在读取操作期间操作存储体、并行/串行转换器和串行数据路径的命令和地址的控制逻辑。
在本方面的又一个实施例中，存储器***还包括用于响应读取操作来提供串行位流读取数据并且用于响应写操作来接收串行位流写数据的另一个存储体。在本实施例中，串行数据路径包括用于选择性地耦合串行位流写数据到存储体和另一个存储体的其中一个的数据切换器。此外，串行数据路径选择性地耦合来自存储体和另一个存储体的其中一个的串行位流读取数据到串行数据路径的数据仲裁器。在替代实施例中，存储器***还包括用于耦合来自存储体和另一个存储体的其中一个的串行位流读取数据到另一个输入/输出接口的另一个串行数据路径。另一个串行数据路径也耦合串行位流写数据到存储体和另一个存储体的其中一个。另一个串行数据路径可以包括用于选择性地耦合串行位流写数据到另一个存储体和数据切换器的其中一个并且用于选择性地耦合串行位流读取数据到数据切换器和另一个数据仲裁器的其中一个的第二数据切换器。串行传送数据线被提供用于耦合数据切换器到第二数据切换器。存储器***还可以包括用于选择性地耦合来自存储体和另一个存储体的其中一个的串行位流读取数据到串行数据路径的串行传送开关。
本发明可以提供一种用在存储器***中的方法。该方法包括：响应读操作提供串行位流读取数据并且响应写操作接收串行位流写数据；并且在存储体和输入/输出接口之间耦合串行位流读取数据和串行位流写数据。
在第二方面，本发明提供一种存储体。存储体包括存储器阵列、页面缓冲器和顺序耦合器。存储器阵列具有连接到位线和字线的存储器单元。页面缓冲器在读取操作期间锁存位线的数据，并且并行耦合锁存的数据到预定数量的数据线。顺序耦合器顺序地耦合预定数量的数据线的每一个到双向串行数据线。顺序耦合器可以包括具有耦合到预定数量的数据线的每一个的端子的并行/串行数据转换器。并行/串行数据转换器是可控的，以顺序耦合每一个端子到双向串行数据线。存储体还可以包括响应于时钟信号以控制第一并行/串行数据转换器和第二并行/串行数据转换器的计数器。数据路径选择器由第一并行/串行数据转换器和第二并行/串行数据转换器未使用的计数器的最高有效位控制。
在替代实施例中，顺序耦合器包括第一并行/串行数据转换器、第二并行/串行数据转换器和数据路径选择器。第一并行/串行数据转换器具有耦合到预定数量的数据线的每一个的第一端子，并且第一并行/串行数据转换器是可控的，用于顺序耦合每一个第一端子到第一本地双向串行数据线。第二并行/串行数据转换器具有耦合到预定数量的第二数据线的每一个的第二端子，并且第二并行/串行数据转换器是可控的，用于顺序耦合每一个第二端子到第二本地双向串行数据线。数据路径选择器选择性地耦合第一本地双向串行数据线和第二本地双向串行数据线的其中一个到全局双向串行数据线。
本发明可以提供用于使用具有连接到位线和字线的存储器单元的存储器阵列的方法。该方法包括：在读取操作期间锁存位线的数据，并且用于并行耦合锁存的数据到预定数量的数据线；并且顺序耦合预定数量的数据线的每一个到双向串行数据线。
在第三方面，本发明提供存储体。该存储体包括第一存储器扇区、第二存储器扇区和页面缓冲器。第一存储器扇区具有连接到第一位线和第一字线的存储器单元，其中第一位线被布置为m个段，m为大于0的整数值。第二存储器扇区具有连接到第二位线和第二字线的存储器单元，其中第二位线被布置为m个段。
页面缓冲器选择性地耦合m个段的每一个的第一位线和第二位线的其中一个到预定数量的数据线。在本方面的一个实施例中，读取操作是以如下方式执行：响应于行地址，激活第一存储器扇区的第一字线和第二存储器扇区的第二字线的其中一个的字线，其中当该字线为第一字线的其中一个时，至少两个存储器单元被耦合到该第一位线，当字线为第二字线的其中一个时，至少两个存储器单元被耦合到该第二位线；响应于列地址，选择性地耦合第一位线和第二位线中的一个位线到公共位线；用页面缓冲器读出公共位线；并且提供对应于所读出的公共位线的数据到预定数量的数据线之一上。
本发明可以提供用在具有连接到第一位线和第一字线的存储器单元的存储体中的方法，第一位线被布置为m个段，m为大于0的整数值。该方法包括：选择性地耦合m个段的每一个的第一位线和第二位线的其中一个到预定数量的数据线。
在第四方面，本发明提供用于存储体的页面缓冲器。该页面缓冲器包括第一自译码页面缓冲器级和第二自译码页面缓冲器级。第一自译码页面缓冲器级从第一组公共位线读出数据，并且提供所读出的数据。所读出的数据对应于第一组公共位线的每一个公共位线，该数据响应于在时钟信号状态中被锁存的有效列选择位而被提供到对应的数据线上。第二自译码页面缓冲器级从第二组公共位线读出数据，并且提供所读出的数据。所读出的数据对应于第二组公共位线的每一个公共位线，该数据响应于在随后时钟信号状态中被锁存的有效列选择位而被提供到对应的数据线上。在本方面的实施例中，自译码操作以如下方式执行：响应相反时钟信号状态，锁存第一自译码页面缓冲器级中的有效列选择位；响应时钟信号状态，从第一自译码页面缓冲器级提供所读出的数据并且传递有效列选择位；响应随后相反时钟信号状态，锁存第二自译码页面缓冲器级中的有效列选择位；并且响应随后时钟信号状态，从第二自译码页面缓冲器级提供所读出的数据。
本发明可以提供在用于存储体的页面缓冲器中使用的方法。该方法包括：从第一组公共位线读出数据，并且用于响应在时钟信号状态中被锁存的有效列选择位，提供所读出的数据到对应的数据线上，所读出的数据对应于第一组公共位线的每一个公共位线；从第二组公共位线读出数据，并且用于响应在随后的时钟信号状态中被锁存的有效列选择位，提供所读出的数据到对应的数据线上，所读出的数据对应于第二组公共位线的每一个公共位线。
在第五方面，本发明提供一种***。该***包括用于提供存取数据的存储器控制器和多个存储器装置的串行互连。每个存储器装置包括控制器、存储体和串行数据路径。控制器接收包含在存取数据中的存取命令和地址，用于执行对应于存取命令的操作。存储体根据存取命令来执行操作以存取存储在通过地址进行寻址的存储器位置中的数据。串行数据路径在存储体和输入/输出接口之间以串行格式耦合数据。
例如，多个存储器装置串行连接，并且存储器控制器发送指令的存取命令，诸如读取和写命令。在读取操作中，存储器装置执行数据读操作并且转发读取数据到下一个存储器装置或者该存储器控制器。在写操作中，存储器装置基于存储器控制器或者前一个存储器装置提供的数据来执行数据写操作。该***、存储器控制器和装置可以执行如运行控制器和装置的这样的方法。
对于本领域内的普通技术人员而言，通过结合附图的本发明具体实施例的如下描述，本发明的其他方面和特征将变得明显。
附图说明
参见附图，现在仅通过示例描述本发明的实施例，其中：
图1A示出多个互相串联的存储器装置的***；
图1B为具有串行数据接口的存储器装置的框图；
图2为示出耦合到图1B的读出放大器与页面缓冲电路块的NAND单元串的电路图；
图3为示出与图2所示的放大器与页面缓冲电路块一起使用的列译码方案的电路图；
图4A为根据本发明的实施例的非易失性存储器串行核心***的框图；
图4B为图4A中示出的串行数据路径的详细描述的框图；
图5为根据本发明的实施例的图4A的存储体的框图；
图6为图5中示出的并行/串行数据转换器的电路图示实施例；
图7A为示出图5的存储体的两个扇区的细节的框图；
图7B为示出图5中示出的扇区的位线布置的电路图示实施例；
图8为用于控制图7的位线选择电路的译码电路的电路图示实施例；
图9为图8中示出的电荷泵的电路图；
图10为示出根据本发明的实施例的自译码列选择电路的框图；
图11为示出根据本发明的实施例的一个自译码页面缓冲单元的细节的框图；
图12为根据本发明的实施例的图11的自译码页面缓冲单元中的顺序使能器的电路图；
图13为根据本发明的实施例的图11的自译码页面缓冲单元中的页面缓冲单元的电路图；
图14为示出图10的自译码列选择电路的操作的时序图；
图15为示出根据本发明的实施例的具有串行核心体系结构的两个存储体配置的框图；
图16为根据本发明的实施例的图15中示出的串行传送开关的电路图；和
图17为根据本发明的实施例的具有两个独立串行数据路径的多个存储体串行核心存储器***的框图。
具体实施方式
本发明主要提供具有用于以串行位流从至少一个存储体接收数据和提供数据到至少一个存储体的串行数据接口和串行数据路径核心的存储器***。存储体被分为两个半部，其中每一半部被分为上部扇区和下部扇区。每一扇区并行提供数据到具有集成的自列译码电路的共享二维页面缓冲器。存储体内的串行到并行数据转换器从任一半部耦合并行数据到串行数据路径核心。具有集成的自列译码电路的共享的二维页面缓冲器最小化了对于每个存储体的电路和芯片面积的开销，并且串行数据路径核心降低了典型用于布线宽数据总线的芯片面积。因此，与具有相同密度的单个存储体***相比较，无需显著增加对应的芯片面积，就可以实现多个存储体***。
图4A为根据本发明的实施例的非易失性存储器串行核心***的框图。串行核心存储器***100包括用于在称为DATA/CMD_IN和DATA/CMD_OUT引脚的外部输入/输出接口引脚和至少一个存储体104之间耦合串行位流数据的串行数据路径102。可以理解，存储体包括间距限制电路，诸如行译码器、读出放大器、页面缓冲器、列译码电路和形成为临近于组成存储器阵列的存储器单元的行和列的任意其它电路。这样的电路临近于存储器阵列形成以最大化电路的封装密度，同时最小化诸如位线电流和字线电压的电信号的传输路径。串行核心存储器***100的其他功能块包括控制块106和用于提供编程和擦除存储体104的非易失性存储单元所需要的必要电压电平的高电压发生器108。控制块106包括命令译码器、寄存器和用于支配串行核心存储器***100的操作的其它相关控制电路（未示出）。
根据本实施例，存储体104被配置成以串行位流形式提供读取数据和接收写数据（用于编程）。在图4A中所示的例子中，读取数据和写数据二者共享双向串行数据线110，但是替代实施例可以具有专用的输入和输出单向数据线。在图4A的实施例中，串行数据路径102以串行格式接收串行读取数据并且将其传递到DATA/CMD_OUT引脚，并且传递从DATA/CMD_IN引脚接收的串行写数据到存储体104。因此，在读取和写操作中，数据在存储体和数据I/O引脚之间被保持为串行格式。现在将描述串行数据路径102的其他细节。
串行数据路径102主要负责用于在存储体104与DATA/CMD_IN引脚和DATA/CMD_OUT引脚二者之一之间耦合串行格式的读取数据或者写数据。可选地，串行数据路径102可以选择性地耦合两个或者多个存储体与DATA/CMD_IN引脚和DATA/CMD_OUT引脚二者之一之间的读取数据或者写数据。在另一个替代实施例中，串行数据路径102可以直接在两个不同存储体之间耦合读取数据。串行数据路径102包括串行I/O接口112、数据仲裁器114和数据切换器116。
图4B示出图4A中示出的串行数据路径102的细节。参见图4A和4B，串行I/O接口112直接连接到DATA/CMD_IN引脚和DATA/CMD_OUT引脚。串行I/O接口112可以是与图1B的串行数据链路40类似配置并且包括与美国专利公开号为20070076479中描述的相同电路。在本例子中，为了简化电路图，没有示出图1B的串行数据链路40中的附加的控制输入信号。通常，串行I/O接口112接收并缓冲外部接收的输入数据信号，并且可以包括用于直接从DATA/CMD_IN引脚耦合数据到DATA/CMD_OUT引脚的通过电路。这个特征是用于在具有可选数据的任一命令不是意于当前存储器装置时传递该命令到另一个存储器装置。串行I/O接口112包括用于从其DATA/CMD_IN引脚接收串行输入数据的输入缓冲器120和用于通过其DATA/CMD_OUT引脚提供读取数据和传递数据的输出缓冲器或者输出驱动器122。输入缓冲器120和输出驱动器122由从控制块106接收到的在图4A中称为B_CTRL的一个或者多个缓冲器控制信号进行控制。
数据仲裁器114从串行I/O接口112接收串行数据。数据仲裁器114包括命令数据转换器124和路径开关126。命令数据转换器124仅将命令数据从串行格式转换为并行格式，其随后作为并行命令信号COMMAND被发送到控制块106。路径开关126响应来自控制块106（未示出）的开关信号，选择性地连接串行I/O接口112到命令数据转换器124或者数据切换器116。命令数据转换器124可以包括串行/并行移位寄存器，该串行/并行移位寄存器在每一有效时钟沿上串行接收命令数据，并且具有用于提供并行命令的来自该移位寄存器的每一级的并行输出。在本领域内公知串行/并行移位寄存器。由于存取数据的数据结构是预定的，例如命令数据可以是第一两字节，之后跟随写数据，控制块106通过计数已经过去的时钟沿的数量知道何时所有的命令数据位都已经被载入到命令数据转换器124中。接收的任意写数据以串行格式保持，并且串行传递到数据切换器116。从而，命令数据转换器124将只接收命令数据，而数据切换器将只接收写数据。
数据切换器116包括由来自控制块106的信号SWITCH控制的另一个路径开关128，用于在存储体和数据仲裁器114之间耦合串行数据，或者用于经由对应的串行传送数据线118来在两个不同存储体之间耦合串行数据。如果芯片上不存在其它存储体，则不需要数据切换器116，并且串行数据被直接从数据仲裁器114提供给存储体104。
现在描述读取和写/编程操作中的串行核心存储器***100的操作。在读取操作中，假设在DATA/CMD_IN引脚处接收串行读取命令，其随后被转换为并行格式并且通过数据仲裁器114发送到控制器106。控制器106随后激活存储体104中适当的行和列来存取期望的数据。存储体104随后被控制来以串行位流形式提供读取数据到数据切换器116。如果读取数据被输出到DATA/CMD_OUT引脚，则数据切换器116被控制来传递读取数据到数据仲裁器114，其简单地传递读取数据到串行I/O接口112以用于经由DATA/CMD_OUT引脚输出。
在写或者编程操作中，DATA/CMD_IN引脚上接收的串行数据包括命令和写数据。命令数据包括写数据将被编程到的地址数据。命令数据被数据仲裁器114转换为并行格式并且被传递到控制块106。注意，在写数据之前以串行位流形式接收命令，使得当写数据被传递到存储体104时可以执行命令的译码来初始化用于编程操作的电路。由于控制块106已经接收到编程命令，所以执行适当的编程算法并且应用适当的编程电压，以确保写数据被编程到目标地址。如果需要，诸如编程验证的附加算法也将被执行以重复编程。
如前图4A中所述，存储体104提供和接收串行数据。但是如本领域内的普通技术人员所知，诸如快闪存储器的存储器阵列本质上固有为并行。这意味着分别在任意单个的读取或者写操作中，从存储器阵列存取多于一位的数据并且将其写到存储器阵列中。根据存储体104的本实施例，内部并行/串行转换器被提供用于转换串行数据为并行格式，反之亦然。更具体地，从存储器阵列的位线并行提供的读取数据被转换为串行格式，并且串行写数据被转换为并行格式，用于同时应用到存储器阵列的位线。此外，存储体104被配置为通过将存储器阵列沿着字线和位线方向分段为多个扇区来最大化字线和位线的性能。
图5为图示根据本发明的实施例的图4A的存储体104的示例实施例的框图。存储体200被分为四个存储器部分，被示出为多个扇区（扇区1、扇区2、扇区3和扇区4）202、204、206和208。在图5的存储体200的物理定向中，每一扇区包括垂直方向延伸的位线和水平方向延伸的字线。通过示例，存储器单元可以被组织成类似于图2中示出的闪存NAND单元串的闪存NAND单元串。为了驱动字线，每一扇区包括字线驱动器块210，其可以包括在读取和编程操作期间用于激活所选择的字线的相关译码逻辑。在本实施例中，对应于扇区202和204的字线驱动器块210响应第一地址范围中的行地址来激活行的相同逻辑字线，而对应于扇区206和208的字线驱动器块210响应第二地址范围中的行地址来激活行的相同逻辑字线。换句话说，以与包括具有相同数量的行的单个大扇区的传统存储器阵列相同的方式来存取存储体200的行。但是，由于每个字线行被分为由它们各自的字线驱动器块210驱动的多个较短段，所以提高了字线性能。相应地，字线驱动器块210的中央位置将存储体分为左体和右体半部，其中扇区202和206形成左边半部，扇区204和208形成右边半部。
为了读出位线数据和锁存编程数据，扇区202和206具有耦合到共享页面缓冲器212的它们的位线，而扇区204和208具有耦合到共享页面缓冲器214的它们的位线。相应的，扇区202和204可以被称为下部扇区，而扇区206和208被称为上部扇区。页面缓冲器212和214被配置为选择性地耦合到上部扇区和下部扇区的其中一个，从而克服了对于每一扇区具有独立组的页面缓冲器的需求。这有助于存储体200的面积的最小化。下面将描述共享的页面缓冲器212和214的进一步的细节。页面缓冲器212和214在读取操作期间响应激活的字线来并行读出和锁存位线数据。和连接到单个字线的存储器单元相关联的数据通常被称为一页面数据。在图5的当前描述的配置中，其中存储体的两半部中的字线逻辑上相同，页面缓冲器212读出和锁存第一半页面的数据，并且页面缓冲器214读出和锁存第二半页面的数据。如本领域内普通技术人员所知，在激活所选择字线时，页面缓冲器212和214并行读出和锁存位线数据。一旦锁存，该读取数据将最终以串行位流被输出。
如下面所示，第一组输入/输出数据线被耦合到页面缓冲器212，并且第二组输入/输出数据线被耦合到页面缓冲器214。该组数据线的宽度为n位宽，其中，n为大于1的整数值。位于两个半部之间的为并行/串行数据转换选择器（P/SCS）216，其作为顺序耦合器进行工作，其被耦合到与页面缓冲器212和214耦合的数据线组。如此布置并行/串行数据转换选择器216，以使得两组数据线具有相同的物理长度，并且优选是最小物理长度以最小化负载电容。在本实施例中，并行/串行转换选择器216将来自共享缓冲器212的并行数据转换为串行格式到数据线110上，或者将来自共享缓冲器214的并行数据转换为串行格式到双向串行数据线110上。更具体地，n个数据线的每一个被顺序耦合到单个双向串行数据线110作为称为GLOB_DATA的信号。对于耦合到共享的页面缓冲器212或者共享的页面缓冲器214的n个数据线，并行/串行转换选择器216转换双向串行数据线110上的串行数据为并行格式。例如，并行/串行转换选择器216被控制来耦合对应于页面缓冲器212的n个数据线的每一个到双向串行数据线110，之后是对应于页面缓冲器214的n个数据线的每一个。
下面的例子用于说明页面缓冲器212和214的任意一个中存储的一半页面大小的数据和数据线的数量的关系。例如，如果页面缓冲器212锁存1024位的半页面，并且数据线为16位宽，则并行/串行转换选择器216将循环通过1024/16=64组的16位宽的数据。一旦所有的1024位被串行输出到串行数据线110上，则提供来自页面缓冲器214的下一个1024位。下面将示出该实现方案的细节。编程操作为读取操作的反向过程，其中串行写数据被提供到串行数据线110上。在此例中，16位在每一循环中经由16个数据线被并行应用到页面缓冲器212。
图5的实施例示出具有左和右半部的存储体200。在替代配置中，存储器阵列仅包括两个扇区，诸如扇区202和206。扇区206因此可以为扇区206和208的总的大小，并且扇区202可以为扇区202和204的总的大小。在该配置中，整个页面的数据将被页面缓冲器212锁存。
图6为根据本发明的实施例的并行/串行数据转换器216的电路图。参见图6，P/S数据转换选择器216包括第一并行/串行数据转换器（P/SDC）300、第二P/SDC302和数据路径选择器304。P/SDC300和P/SDC302可以被实现为相同的双向n到1多路复用器/去多路复用器开关，并且数据路径选择器304可以被实现为双向2到1多路复用器/去多路复用器开关。P/SDC300选择性地耦合左侧数据线L_DL1到L_DLn的每一个到本地双向串行数据线L_DATA端子，而P/SDC302选择性地耦合右侧数据线R_DL1到R_DLn的每一个到本地双向串行数据线R_DATA端子。数据路径选择器304选择性地耦合L_DATA或者R_DATA到全局双向串行数据线110作为GLOB_DATA。为了顺序耦合每一个数据线到输出，计数器306可以用于响应时钟信号CLK来提供在P/SDC300和P/SDC302中译码的输出。这样的计数器译码方案应该为本领域内的普通技术人员所公知的。相应地，对于计数器的一个循环，L_DATA和R_DATA的长度为n位。数据路径选择器304由选择控制信号HALF_SEL控制来允许所有的n位L_DATA以一个逻辑状态通过，并且允许所有的n位R_DATA以相反逻辑状态通过。可以由图4A的控制块106关于可以选择存储体200的哪一半部将被存取的列地址来产生信号HALF_SEL。在图6的实施例中，由于专用计数器不必要地消耗芯片面积，所以计数器306与P/SDC300和P/SDC302共用，以最小化电路开销。
通过耦合信号HALF_SEL到未被P/SDC300或者P/SDC302使用的并且在最后一个数据线（L_DLn或者R_DLn）被耦合到L_DATA或者R_DATA端子之后切换状态的最高有效位（MSB）来实现L_DATA和R_DATA位之间的无缝转变，。例如使用P/SDC300，如果n=4，将存在共计4个数据线（L_DL1到L_DL3），并且需要两位信号来选择性地耦合四个数据线的每一个到L_DATA。因为计数器306的输出被耦合到P/SDC300和P/SDC302，它们将在同时切换。但是，HALF_SEL的状态将指示是L_DATA还是R_DATA传递到GLOB_DATA上。因此，第三和最高有效位可以被用于控制HALF_SEL，其将仅在第四和最后一个数据线L_DL4被耦合到L_DATA之后改变状态。下表1使用n=4为例单步调试序列。
表1
状态 位2HALF_SEL 位1 位0
1 0 0 0
2 0 0 1
3 0 1 0
4 0 1 1
5 1 0 0
6 1 0 1
7 1 1 0
8 1 1 1
在状态1到4中，位2保持在低逻辑状态，而位1和位2被P/SDC300用来将L_DL1到L_DL4耦合到L_DATA。在状态5开始，随着计数增加，位2切换为高逻辑状态，并且保持在高逻辑状态直到状态8。位1和位2在状态5“重启”并且如同状态1到状态4中那样逐步增加。因此，由于位2固有控制何时数据路径选择器304将从L_DATA转换到R_DATA，因此位2适于作为HALF_SEL控制信号。
现在已经讨论了并行/串行数据转换选择器（P/SCS）216，下面将结合图7A到图11来描述图5的存储体扇区和页面缓冲器的细节。图7A为具有共享页面缓冲器212的扇区202和206的放大示意图。更具体地，图7A示出扇区202和206的细分部分，称为段。在本例中，扇区202被分为四个大小相等并且配置相同的段402，而扇区206被分为四个大小相等并且配置相同的段400。每个扇区为四个段的选择仅用于示例，如本领域内的普通技术人员所知，每个扇区的段的数量是存储体的设计参数。如图7B中进一步细节所示，每一段400和402包括相同数量的位线。图7B为示出一个扇区400、一个段402和它们与图7A中所示的页面缓冲器212的互连的示意图。段400和402的每一个可以在任意单个读取操作中经由数据线L_DL[1:n]来提供n位数据。
每一段400和402的位线被布置为位线组，并且在图7B的本例中，每一组包括偶数和奇数位线BL1_e/BL1_o到BLn_e/BLn_o。每一组偶数和奇数位线选择性地耦合到各自公共位线CBL_S1_1到CBL_S1_n，并且每一公共位线被耦合到页面缓冲器212。术语“S1”表示公共位线CBL属于扇区的第一段（400或者402），并且最后一个数字表示第一段的特定公共位线。段400的位线与段402的位线具有相同的配置。在本实施例中，段402的位线BL1_e逻辑上与段400的位线BL1_e相同，如同其它具有共同标记的位线那样。换句话说，本配置中的段400和402的位线与图2的存储体12的单一位线等效。将位线分为两个物理部分的优势在于每一扇区的位线的长度是存储体12的位线的一半。通过减小由连接到位线的每一个NAND单元串所看的位线的长度，位线的电容负载显著降低。因此，每一NAND单元串可以被配置为具有更多单元，从而增加了存储器阵列的密度。
除了快闪存储器单元、源极选择晶体管和接地选择晶体管，段400和402的每一组偶数和奇数位线还包括编程禁止电路和与其耦合的偶/奇数位线选择电路。以下描述耦合到段400的BL1_e和BL1_o的这两个电路。位线选择电路405包括高电压n沟道晶体管404和406，其中晶体管404选择性地耦合BL1_e到公共位线CBL_S1_1并且晶体管406选择性地耦合BL1_o到公共位线CBL_S1_1。公共位线CBL_S1_1连接到页面缓冲器212，并且连接到段402的位线选择电路。分别通过译码的偶和奇选择信号A_SELe和A_SELo来控制N沟道晶体管404和406。前缀“A”表示和段400相关联的信号，而前缀“B”表示和段402相关联的信号。因此，在对于段400的读取或者编程操作期间，仅有位线BL1_e和BL1_o其中之一将被耦合到页面缓冲器212。注意到选择信号A_SELe和A_SELo与段402中的其它位线选择电路共享。
编程禁止电路407包括串行连接到位线BL1_e和BL1_o之间的高压n沟道屏蔽晶体管408和410。晶体管408和410的公共端子连接到编程禁止电压电平PWRBL，其分别在读取或者编程操作期间通过激活屏蔽信号A_SHLDe或者A_SHLDo而被选择性地耦合到BL1_e和BL1_o。例如，当BL1_e被选择用于编程操作，则BL1_o将被偏置到VCC或者任意其他足以禁止编程的电压，通过PWRBL来禁止对耦合到BL1_o的任意存储器单元的编程。另一方面在读取操作中，PWRBL将被设为VSS以偏置未选择的位线至VSS。对于BL1_e和BL1_o的对应的编程禁止电路和偶数/奇数位线选择电路，除了它们由不同组信号即B_SHLDe、B_SHLDo、B_SELe和B_SELo控制之外，其余的与之前描述的电路配置相同。PWRBL可以由VCC和VSS，或者编程禁止电压和VSS供电的反相器电路驱动，和由编程相关信号控制。如图8中所示，行地址被用来产生用于段400或者402的选择信号和屏蔽信号，而列地址被用来产生偶和奇选择和屏蔽信号。
图8为对于图7B中所示的段400和402二者中的位线选择电路405和编程禁止电路407可以用于产生选择信号和屏蔽信号的示例译码电路。本领域内的普通技术人员可以理解图8的示例实施例为一个译码配置，并且其它的译码配置可以被使用以实现同样的结果。
参见图8，译码电路500包括四个相同配置的子译码器502、504、506和508。由于所有的子译码器的配置相同，所以每一子译码器的描述将参见子译码器502的逻辑电路给出。诸如子译码器502的每一子译码器包括地址译码NAND门510、屏蔽使能NAND门512、反相器514和516以及本地电荷泵515和517。地址译码NAND门510接收行地址R_ADDR和列地址C_ADDR，并且提供输出，该输出被提供到屏蔽使能NAND门512的一个输入端子和反相器516。反相器516的输出被本地电荷泵517提升以提供偶信号A_SELe，其由段400中的所有的位线选择电路接收。因此，A_SELe为响应R_ADDR和C_ADDR的特定组合而被驱动至有效逻辑电平的地址译码信号。在本例中，这种情况在R_ADDR和C_ADDR都处于高逻辑电平时发生。屏蔽使能NAND门512的第二输入端子接收编程状态信号PGM，使用地址译码NAND门510的输出对其译码。NAND门512的输出被反相器514驱动并且由本地电荷泵515提升以提供信号A_SHLDe。
本地电荷泵的目的是用于将信号的高逻辑电平驱至电源电压VCC之上。如前所述，在读取操作中，未选择的位线经由处于VSS的PWRBL被偏置到VSS。例如，A_SHLDe或者A_SHLDo的其中一个被驱动至VCC，其足以将未选择的位线放电至VSS。但是，在未选择的位线通过PWRBL被偏置到VCC的编程操作期间，处于VCC的信号A_SHLDe或者A_SHLDo不足以传递整个VCC电平到位线。因此，本地电荷泵将确保诸如屏蔽晶体管408和410的屏蔽晶体管的栅极端子可以被驱动至VCC之上。同样的原理应用到诸如晶体管404和406的位线选择晶体管。在编程操作期间，根据将被编程的数据，页面缓冲器将驱动公共位线到VCC或者VSS。为了将VCC全部传递到所选择的位线，信号A_SELe和A_SELo将被驱动至高于VCC的电压电平。
通过示例，当R_ADDR和C_ADDR的特定组合存在时，即二者都处于高逻辑电平，信号A_SHLDe为被驱动至有效逻辑电平的信号。当在本实施例中C_ADDR为用于耦合两个位线的其中一个到公共位线（例如CBL_S1_1）的单一位信号时，本领域内的普通技术人员将理解图8的译码电路可以被配置为接收任意数量位的C_ADDR。因此，假设编程禁止电路和位线选择电路被扩展到包括对应于晶体管404、406、408和410的更多n沟道晶体管，则多个位线的其中一个可以被选择性地耦合到公共位线。
子译码器504除了其地址译码NAND门510经由反相器518接收C_ADDR的相反逻辑电平以用于驱动A_SELo到有效逻辑电平以及当PGM处于有效逻辑电平时用于驱动A_SHLDo到有效逻辑电平之外，与子译码器502具有相同配置。由于使用同样的行地址R_ADDR，所以子译码器502和504驱动用于段400的信号。因此，由于子译码器504和506经由反相器520接收R_ADDR的相反状态，则对于段402，子译码器504和506将驱动信号B_SELe、B_SHLDe和B_SELo、B_SHLDo。因为子译码器506接收C_ADDR并且子译码器508经由反相器518接收C_ADDR的相反状态，则提供了偶和奇选择和屏蔽信号。
编程状态信号PGM由子译码器502、504、506和508的所有屏蔽使能NAND门512共享，以全局使能或者禁止其各自屏蔽信号的产生。在本实施例中，PGM在编程操作期间为有效高逻辑电平，以确保合适的屏蔽信号被激活，使得相邻于所选择位线的未选择位线被耦合到PWRBL来禁止与其连接的存储器单元的编程。在操作的替代方法中，因为在保持所选择的字线有效的同时通过改变列地址C_ADDR来随后选择未选择的位线以从存储器阵列读取更多的数据，所以PWRBL可以在读取操作期间被禁止应用到所有的位线。
基于图7和图8的实施例中示出的译码方案的理解，可以容易地明白图7中示出的电路的读取操作和写操作。在读取操作中，PGM为低逻辑电平并且字线在图5的扇区202或者206的包括段400和402在内的所有段中被激活。对应于存储在对应的存储器单元中的数据状态的电流随后被提供到各自的位线。如果行地址激活段400中的字线，则禁止对于段402的选择信号B_SELe、B_SELo、B_SHLDe和B_SHLDo。响应特定列地址C_ADDR，每一组位线的偶或者奇数位线的其中一个被耦合到对应的公共位线。页面缓冲器212将读出和锁存扇区的所有公共位线的数据，但是仅并行提供来自一个段的数据到数据线L_DL[1:n]上。公共数据线L_DL[1:n]被扇区200和206的所有的段共享，并且如下面所描述的，恰好来自一个段的数据被耦合到数据线L_DL[1:n]。更具体地，通过顺序地使能页面缓冲器212的段以便耦合数据到数据线L_DL[1:n]，从而输出段400或者402的所有数据。
编程操作为相反过程，除了现在PGM处于高逻辑电平。写数据将被提供到数据线L_DL[1:n]上以被页面缓冲器212锁存，并且被驱动至各自公共位线上。如果段400中的字线被选择用于编程，那么禁止选择信号A_SELe、A_SELo、A_SHLDe和A_SHLDo。注意到，由于没有选择段402中的字线，则不需要应用PWRBL编程禁止电压到位线，从而降低了功耗。提供列地址C_ADDR并且公共位线将被耦合到偶或者奇数位线的所选择的位线，而PWRBL电压被应用到未选择的位线。
图9为示出图8的子译码器中使用的示例本地电荷泵的电路图。本地电荷泵550包括耗尽模式n沟道传输晶体管552、自然n沟道二极管连接升压晶体管554、高击穿电压n沟道去耦合晶体管556、高击穿电压n沟道钳位晶体管558、NAND逻辑门560和电容器562。NAND逻辑门560具有用于接收输入端子IN的一个输入端子和用于接收受控信号φp的另一个输入端子，用于驱动电容器562的一个端子。传输晶体管552由图8的信号PGM的互补信号控制，称为PGMb。去耦合晶体管556和钳位晶体管558的公共端子被耦合到高电压VH。
现在描述本地电荷泵550的操作。在读取操作期间，PGMb处于高逻辑电平，并且φp保持在低逻辑电平。因此，电路元件562、554、556和558不起作用，并且输出端子OUT反应了出现在输入端子IN上的逻辑电平。在编程操作期间，PGMb处于低逻辑电平而φp被允许在高和低逻辑电平之间按预定频率振荡。如果输入端子IN处于高逻辑电平，则电容器562将通过升压晶体管554重复地在它的其它端子上积聚电荷和释放所积聚的电荷。去耦合晶体管556将VH与升压晶体管554的栅极上所提升的电压隔离。钳位晶体管558将输出端子OUT的电压电平保持在大约VH+Vtn，其中Vtn为钳位晶体管558的阈值电压。图9中示出的本地电荷泵550为可被用于驱动信号至大于电源电压VCC的电压电平的一个示例电路，但是本领域内的普通技术人员将理解其它电荷泵电路可以实现同样的效果。下表2示出读取和编程操作期间对于本地电荷泵550的示例偏置条件。
表2
如前所述，间距受限电路的最小化的电路面积消耗将导致存储体的面积减少。在本实施例中，通过两个相邻扇区202和206共享一个页面缓冲器并且通过最小化用于耦合页面缓冲器212到数据线L_DL[1:n]的列选择电路的数量，来实现了上述结果。虽然图3中所示的前面提及的列译码方案可以被用于耦合来自图5或7A的页面缓冲器212的数据到数据线L_DL[1:n]，但是多个第一和第二级传输晶体管将需要宝贵的电路面积。为了进一步最小化电路面积，自译码列选择电路被用于耦合来自扇区202和206的每一页面段的数据到数据线L_DL[1:n]。
图10为示出根据本发明的实施例的集成在页面缓冲器电路中的自译码列选择电路的功能实现的框图。自译码页面缓冲器600可以被用于代替图5中的页面缓冲器212和214二者以及图7中的页面缓冲器212。响应通过自译码页面缓冲器600移位的单一列选择位COL_BIT，自译码页面缓冲器600将顺序耦合来自存储在页面缓冲器212中的每一段的数据到数据线L_DL[1:n]。自译码页面缓冲器600包括多个页面缓冲器级614、616和618，图10中仅示出其中三个。如图10所示，页面缓冲器级614、616和618包括顺序使能器602、604和606以及段页面缓冲器608、610和612。相应地，每一个顺序使能器与一个段页面缓冲器配对，以用于控制段页面缓冲器。例如，顺序使能器602与段页面缓冲器608配对。在图10的实施例中，假设存在多达m个图7A的扇区202和206中的页面段（400和402），并且因此存在m个对应的自译码页面缓冲器级，其中仅示出自译码页面缓冲器600的第一、第二和最后一个自译码页面缓冲器级。变量m可以是大于0的任意整数值，并且基于存储器阵列的体系结构来选择m。
每一个自译码页面缓冲器级负责用于耦合其公共位线到数据线L_DL[1:n]。因此，段页面缓冲器608耦合第一段的公共位线CBL_S1_[1:n]到L_DL[1:n]，段页面缓冲器610耦合第二段的公共位线CBL_S2_[1:n]到L_DL[1:n]，并且段页面缓冲器612耦合第m（最后）段的公共位线CBL_Sm_[0:n]到L_DL[1:n]。每一个段页面缓冲器由其各自顺序使能器控制，并且每一顺序使能器在接收到单一列选择位COL_BIT时能够被启动来耦合其公共位线到L_DL[1:n]。
在本实施例中，每一个顺序使能器接收控制信号，诸如互补复位信号RST和RSTb、译码使能信号YENb和互补时钟信号φ和φb。在它们的有效状态下，信号RST、RSTb和YENb启动顺序使能器。在第一自译码页面缓冲器级614中，输入端子IN接收COL_BIT，其将会响应于时钟信号φ和φb通过输出端子OUT被提供。因为每一顺序使能器通过连接其输入端子IN到前一顺序使能器的输出端子OUT而串联连接到该前一顺序使能器，所以列选择位COL_BIT最终从第一顺序使能器602移位到最后一个顺序使能器606。因此，每一段页面缓冲器响应于COL_BIT将其公共位线依次耦合到L_DL[1:n]。在本实施例中，COL_BIT为高逻辑电平位，但是也可以是低逻辑电平位。
图11为示出诸如自译码页面缓冲器级614的一个自译码页面缓冲器级的细节的框图。其余的自译码页面缓冲器级具有相同配置。自译码页面缓冲器级614包括图10所示的顺序使能器602、和页面缓冲器单元650、652、654和660。在本例中，页面缓冲器单元660为页面缓冲器级614中的最后一个页面缓冲器单元。为了简化示意图，顺序使能器602为省略了控制信号的简化后的框图。这里有总计n个页面缓冲器单元，其中每一个页面缓冲器单元耦合一个公共位线到一个数据线。例如，页面缓冲器单元650耦合CBL_S1_1到L_DL1。所有的页面缓冲器单元被启动用来响应有效列使能信号Y_SEL以电耦合它们的公共位线到各自的数据线。顺序使能器602响应COL_BIT以驱动Y_SEL至有效逻辑电平，其将响应于时钟信号φ和φb（未示出）而被随后传递到下一个顺序使能器。
图12为图10和图11的顺序使能器602的电路图。在本实施例中，所有的顺序使能器的配置相同。每一顺序使能器实现为主/从触发器700。主/从触发器700包括第一传输门702、一对交叉耦合反相器704和706、第二传输门708、第二对交叉耦合反相器710和712、第一和第二复位装置714和716、以及NOR逻辑门718。当控制信号RST、RSTb和YENb分别处于高、低和低逻辑电平时，启动主/从触发器700。当禁止时，由于复位装置714和716被启用，并且到NOR逻辑门718的至少一个输入将处于高逻辑电平，所以OUT和Y_sel将处于低逻辑电平。这些控制信号将被命令译码器或者其他类似逻辑控制，并且被同步以确保读取数据被正确应用到数据线并且编程数据被正确应用到公共位线。
第一传输门702在时钟信号φ和φb分别处于高和低逻辑电平时传递诸如COL_BIT的接收信号到输入端子IN上。当φ和φb已经分别切换到低和高逻辑电平时，交叉耦合反相器704和706将锁存信号并且将其经由第二传输门708传递到第二对交叉耦合反相器710和712。由NOR逻辑门718接收输入信号（COL_BIT）的反相的状态，其随后被启用的NOR逻辑门718再次反相以驱动Y_sel到高逻辑电平。在Y_sel被驱至有效高逻辑电平的基本同一时间，输出端子OUT将COL_BIT传递到下一个主/从触发器。但是，注意到，在时钟信号φ处于高逻辑电平时下一个主/从触发器将锁存COL_BIT。
图13为诸如图11中所示的页面缓冲器单元650的页面缓冲器单元的电路图。参见图11到13，所有的页面缓冲器单元具有相同配置。页面缓冲器单元750包括预充电电路、读出电路和数据线耦合电路。预充电电路包括用于响应预充电信号PREb来预充电公共位线CBL_S[1:m]_[1:n]到VDD的预充电装置752。读出电路包括串联在VDD和VSS之间的锁存复位装置754、锁存读出使能装置756和锁存使能装置758，以及交叉耦合反相器760和762。锁存复位装置754由锁存复位信号RSTPB控制以用于复位交叉耦合反相器760和762的锁存的状态。锁存使能装置758由锁存使能信号LCHD控制以用于使能在公共位线CBL_S[1:m]_[1:n]上的电流的读出。交叉耦合反相器760和762具有连接到锁存复位装置754和锁存读出使能装置756的共享端子的第一公共节点“a”、和耦合到数据线耦合电路的第二公共节点“b”。数据线耦合电路包括串联在公共位线CBL_S[1:m]_[1:n]和数据线L_DL[1:n]之间的位线隔离装置764和列选择装置766，具有在装置764和766的共享端子处的公共节点“b”。位线隔离装置764由信号ISOPB控制，而列选择装置766由列选择信号Y_sel控制。可以从图4A的控制块106产生信号PREb、RSTPB、ISOPB和LCHD。
现在描述读取操作期间的页面缓冲器单元650的操作。当锁存使能信号LCHD处于无效的低逻辑电平时，信号RSTPB被驱动至低逻辑电平以复位交叉耦合反相器760和762，使得节点“b”被设置为低逻辑电平。从而，节点“a”在此复位状态期间处于高逻辑电平。通过驱动PREb至低逻辑电平将公共位线CBL_S[1:m]_[1:n]预充电到VDD，从而开启预充电装置752。在字线被激活并且所选择的位线耦合到CBL_S[1:m]_[1:n]之后，ISOPB被驱动至高逻辑电平并且信号LCHD将被驱动至高逻辑电平，以使能读出CBL_S[1:m]_[1:n]上的电压。如果所选择的存储器单元未被编程，则CBL_S[1:m]_[1:n]的VDD预充电电平将翻转节点“b”。另一方面，如果选择的存储器单元被编程，则CBL_S[1:m]_[1:n]的VDD预充电电平将向VSS放电。当读出周期结束时，LCHD返回到低逻辑电平，并且Y_sel最终被驱动至高逻辑电平以耦合锁存的数据到L_DL[1:n]。
现在描述编程操作期间的页面缓冲器单元650的操作。在编程操作中，锁存使能信号LCHD未被使用，并且保持在无效的低逻辑电平，而信号RSTPB被驱动至低逻辑电平以复位交叉耦合反相器760和762，使得节点“b”被设置为低逻辑电平。通过驱动PREb到低逻辑电平，公共位线CBL_S[1:m]_[1:n]被预充电到VDD，从而开启预充电装置752。编程数据被驱动至L_DL[1:n]上，并且当Y_sel被驱动至高逻辑电平时由交叉耦合反相器760和762锁存。信号ISOPB被驱动至高逻辑电平以耦合节点“b”到CBL_S[1:m]_[1:n]。耦合到所选择的字线的存储器单元的编程状态随后将依赖于节点“b”的逻辑电平。
页面缓冲器单元750的独特特征是直接耦合交叉耦合反相器760和762到L_DL[1:n]的单一列选择装置766。相比于图3的列选择装置72和74，单一列选择装置比较简单并且占据更小的电路面积。因此，由诸如顺序使能器602的对应的顺序使能器产生的单一对应的Y_sel信号为用于耦合L_DL[1:n]到节点“b”所需要的全部。读取和编程操作期间的页面缓冲器单元650的操作的在前描述为示例操作，本领域内的普通技术人员可以理解同样的电路在信号激活顺序有变化时也可以进行操作。页面缓冲器单元650可以使用对于读取数据执行读出和锁存功能性并且对于编程数据执行锁存功能性的替代电路配置来实现。
以下讨论图10的自译码页面缓冲器600的操作，其使用图11到13中示出的电路实施例。参考图14的时序图，示出对于顺序使能器使用的控制信号的信号轨迹，和列选择位COL_BIT在其从一个顺序使能器传递或者移位到随后顺序使能器时的信号轨迹。所示控制信号轨迹包括公共互补时钟信号φ和φb、公共互补复位信号RST和RSTb和公共译码使能信号YENb。示出对于第一顺序使能器的输入端子“In”、输出端子“Out”和Y-sel输出的信号轨迹，同样是对于随后的顺序使能器的输出端子“Out”和Y-sel输出的信号轨迹。在图14中，与第一、第二和第三顺序使能器相关联的信号被分别附以数字1、2和3，而最后一个（第m个）顺序使能器的相关联的信号被附以字母m。
在时间t0开始，复位信号RST被脉冲置为高逻辑电平，而互补信号RSTb被脉冲置为低逻辑电平以复位所有的顺序使能器。在本实施例中，RST和RSTb在时钟信号φ的上升沿被脉冲设置。如图12的示例性顺序使能器电路实现中所示那样，响应于互补复位信号脉冲，包括反相器704和706的锁存器的输入侧耦合到VSS，而包括反相器710和712的锁存器的输入侧耦合到VDD。尽管复位信号脉冲持续时间短，但是传输门708打开，而时钟信号φ处于高逻辑电平。因此两个锁存电路互相驱动至复位状态。译码使能信号YENb保持在无效高逻辑电平以将Y-sel保持在低逻辑电平。
之后在时间t1，第一顺序使能器1的输入端子In_1被脉冲置为高逻辑电平，其对应于列选择位COL_BIT的应用。当φ处于高逻辑电平时，由反相器704和706锁存COL_BIT。在时间t2，φ转变为低逻辑电平以移位COL_BIT到反相器710和712来驱动输出端子“Out”到高逻辑电平。在时间t3，时钟信号φ转变为低逻辑电平，并且由于顺序使能器2的In_2输入端子连接到Out_0，所以顺序使能器2锁存出现在Out_1上的COL_BIT。为了简化时序图，没有示出对于In_2和随后的顺序使能器的信号轨迹。注意到，在时间t3，由于每一顺序使能器在每个译码周期仅接收一次COL_BIT，所以输入端子“In_1”被保持在低逻辑电平，其中在最后一个公共位线被耦合到数据线之后一个译码周期结束。在图10的例子中，这可以是CBL_Sm_n。这意味着对于时钟信号φ的随后转变，低逻辑信号将被顺序使能器的两个锁存电路锁存。换句话说，顺序使能器2接收无效的低逻辑电平COL_BIT。
返回至第一顺序使能器1，在时间t4，YENb被脉冲置为低逻辑电平以使能NOR逻辑门718，其随后驱动Y-Sel_1至高逻辑电平为持续与YENb处于低逻辑电平的持续时间大致相同的时间。当Y-Sel_1处于高逻辑电平时，页面缓冲器单元750的列选择装置766将被接通以耦合其对应的公共位线到数据线。在时间t5，时钟信号φ转变为低逻辑电平，导致顺序使能器2的输出端子Out_2被驱动至高逻辑电平。如前所述，顺序使能器2在时间t3已经接收到COL_BIT。基本在同一时间，由于已经锁存无效的COL_BIT信号，顺序使能器1的输出端子Out_1下降到低逻辑电平。之后，响应YENb的低逻辑电平脉冲，Y-Sel_2将被脉冲置为高逻辑电平。重复此过程，直到最后一个顺序使能器将Y-Sel_m脉冲置为高逻辑电平。
在图5的实施例中，Y-Sel_m为要被使能的页面缓冲器212的最后一个列选择信号。如果在扇区208中驱动相同的逻辑字线，则输出端子Out_m可以被耦合到页面缓冲器214中的第一顺序使能器，其中列选择信号的顺序激活将继续。本领域内的普通技术人员可以理解并行/串行数据转换选择器216被控制以使来自R_DL[1:n]而不是L_DL[1:n]的数据串行化。因此，通过依次激活列使能信号（Y-Sel_[1:m]），与所选择字线相关联的数据的所有位可以从其读取，或者对其编程。更具体地，当每一个Y-Sel信号被激活，数据的n位的组将重复提供到数据线L_DL[1:n]，并且随后由并行/串行数据转换选择器216进行串行化作为GLOB_DATA。本领域内的普通技术人员将理解图6的计数器306应该在一个时钟信号φ的周期内完成数据线L_DL[1:n]（或者R_DL[1:n]）的串行化，因此控制这些电路的操作的频率的选择将被选择来确保电路的正确操作。
虽然图7A到13中示出的页面缓冲器的示例实施例表示其在串行数据路径核心体系结构中的实现方案，但注意到它们可以被用在没有使用串行数据路径核心体系结构的所示出的快闪存储器体系结构中。例如，标准的快闪存储器阵列可以被设计为分为顶和底的两个半部，类同于图中所示的扇区，以及位于其之间的所示实施例的页面缓冲器。用于多路复用顶位线和底位线到公共位线的列选择装置和译码电路可以以本实施例中所示和所述的方式实现。虽然图10和11中示出的2D页面缓冲器的每一个自译码页面缓冲器单元包括用于对页面缓冲器单元提供Y-Sel信号的顺序使能器，但是可以使用任意的地址译码信号来代替。特定译码配置将依赖于被实现的所选择数据输出体系结构。例如，一组连续的页面缓冲器单元可以接收同样的地址译码的Y-sel信号，或者一组中的每一个页面缓冲器单元接收不同的地址译码的Y-sel信号。
之前的讨论说明直接存储体到串行数据路径的操作，诸如图4A的存储体104和串行数据路径102。根据本发明的另一个实施例，串行核心存储器***100包括由串行数据路径102可以访问的两个存储体。例如参见图5，单个存储体200被两个相同配置的存储体代替。自然地，两个存储体将增加存储器装置的密度，并且根据本发明的另一个实施例，两个存储体被互相耦合以实现直接存储体对存储体的数据传送。存储体对存储体传送理想地适用在诸如耗损平均控制（wear leveling control）的高级操作中，其中如果将达到对于当前存储体的一部分的有限编程/擦除周期，则数据可以被复制到另一个存储体。否则，在最坏情况中，数据必须从一个存储体通过串行数据路径102读出并且返回到存储器控制器，其随后发送该数据返回至同一存储器装置的其它存储体。本领域内的普通技术人员将理解这个操作顺序将影响存储器***的性能。耗损平均控制仅是可采用直接存储体传送的一个操作的例子，但是数据从一个存储体到另一个存储体移动或者复制的任意操作将受益于直接存储体对存储体传送体系结构。
图15为示出根据本发明的实施例的直接存储体对存储体传送体系结构的框图。本实施例包括两个相同配置的存储体800和802以及串行传送开关804。在图15的例子中，存储体800和802与图5的存储体200配置相同，并且同样包括之前描述的同样的特征。
存储体800经由称为BANK1_DATA的串行数据信号来提供和接收串行数据，而存储体802经由称为BANK2_DATA的串行数据信号来提供和接收串行数据。BANK1_DATA和BANK2_DATA被耦合到串行传送开关804，串行传送开关804基于哪个存储体正被存取以用于读取或者编程操作来选择性地耦合这两个的其中一个到GLOB_DATA。GLOB_DATA类同于图5中相同名称的信号，其耦合到诸如图5的串行数据路径102的串行数据路径。信号GLOB_DATA被认为是耦合到诸如图4A的串行数据路径102的存储器装置的串行数据路径的串行全局数据信号，而串行数据信号BANK1_DATA和BANK2_DATA被认为是本地串行数据信号。
以上描述的串行传送开关804的操作被称为正常模式操作。在直接传送模式操作中，BANK1_DATA和BANK2_DATA互相直接耦合。因此，在直接传送模式操作中，存储体800和802的页面缓冲器将被同步，以使得一个存储体的页面缓冲器提供的数据被锁存在其它存储体的页面缓冲器中。例如，图12的顺序使能器700使用的同样的时钟信号可以在存储体800和802之间共享，并且图6的并行/串行数据转换选择器216中使用的CLK信号可以在存储体800和802之间共享。
图16为根据本发明的实施例的图15的串行传送开关804的电路图。串行传送开关804包括数据存储体选择器810和传输门812、814和816。传输门812耦合BANK1_DATA到数据存储体选择器810的第一端子，而传输门814耦合BANK2_DATA到数据存储体选择器810的第二端子。当互补信号DIR和DIRb分别处于无效的低和高逻辑电平时，传输门812和814二者被开启。当DIR和DIRb分别处于有效的高和低逻辑电平时，传输门816将BANK1_DATA和BANK2_DATA直接互相耦合。数据存储体选择器810由选择信号BANK_SEL控制，用来耦合BANK1_DATA或者BANK2_DATA到GLOB_DATA。串行传送开关804的电路为一个电路实施的例子，并且其他公知的电路可以被用来实现同样的功能性。例如，数据存储体选择器810可以使用本领域内公知的多路复用器/多路去复用器电路来实现。信号DIR和DIRb可以由图4A的存储器装置的控制块106响应特定命令来产生。
直接存储体对存储体传送体系结构是可缩放以包括两个以上的存储体。例如，图15中配置的存储体对可以与位于两对之间的另一个串行传送开关链接在一起，来耦合最终的GLOB_DATA信号到串行数据路径。因此，图15中所示的存储体配置可以代替图4A的单个存储体104。
图4A的串行核心存储器***100为具有用于与其他存储器装置接口的单个串行数据路径的示例性存储器装置。美国专利公开号为20070076479中描述了一种高性能存储器***，其中当其包括两个独立的串行接口电路时可以执行大致并行的操作。该原理可以被应用到图4A的串行核心存储器***100，来实现具有直接存储体对存储体传送体系结构的高密度和高性能存储器***。
图17为具有两个独立串行数据路径的多个存储体串行核心存储器***的框图。存储器***900包括第一串行数据路径902、第二串行数据路径904、控制块906和908、以及存储体910、912、914和916。第一串行传送开关918位于存储体910和912之间。第二串行传送开关920位于存储体914和916之间。第一和第二串行数据路径902和904对应于图4A中所示的串行数据路径10，而控制块906和908对应于图4A中所示的控制块106。图4A中所示的高电压发生器被省略以简化示图，但是，本领域内的普通技术人员可以理解为了启用***的适当的功能需要高电压发生器和其它的电路。第一串行数据路径902接收DATA/CMD_IN_1并且提供DATA/CMD_OUT_1，而第二串行数据路径904接收DATA/CMD_IN_2并且提供DATA/CMD_OUT_2。第一和第二串行数据路径902和904的每一个包括串行I/O接口922、数据仲裁器924和数据切换器926。所有这些电路在前面已经描述过，并且具有它们的功能。
通常，电路块902、906、910、912和918作为单个单元运行，而电路块904、908、914、916和920作为另一个单个单元运行。这意味着操作可以在独立于其它单元的任一个单元中执行，并且互相并行执行。在两个串行数据路径902和904中存在的数据切换器926现在允许串行数据路径来存取每一个存储体。如图17中所示，存在耦合在数据切换器926之间的单一一位直接传送线928。因此，存储体910和912可以被耦合到串行数据路径904，而存储体914和916可以被耦合到串行数据路径902。此外，来自存储体910和912的数据通过直接传送线928可以被直接传送到存储体914和916，反之亦然。
由于数据不需要在被重新编程到同一存储器装置的不同存储体之前从该存储器装置读出，所以直接存储器传送操作很有优势。例如，因为当从源存储体读取对应于一个页面的数据时数据基本同时地被载入目标存储体，所以页面复制或者块复制操作能够被有效执行。
因此，存在串行核心存储器***的多种不同电路，这些不同电路最小化电路面积消耗，并且相对于使用传统的并行数据路径核心的存储器装置提高性能。首先是用于从位线到数据线的快速传送数据的自译码列选择电路。第二是耦合到存储器阵列的两个扇区的共享页面缓冲器。第三是用于在外部输入/输出接口引脚和图4A的至少一个存储体104之间耦合串行位流数据的串行数据路径。第四是互相耦合存储体或耦合存储体到不同串行数据路径的串行传送开关和数据开关。由于数据在外部输入/输出引脚和存储器扇区之间以串行格式传送并且只有在存储体中转换为并行格式，所以节省了显著的电路面积。这是因为仅有诸如直接传送线928、双向串行数据线110和串行数据路径902和904的单个双向串行数据线被用于串行传输数据，而不是使用多个并行数据线。
之前描述的串行核心存储器***的实施例可以被实现在分立存储器装置中，或者可以被嵌入片上***（SOC）中或者***级封装（SIP）装置中。在分立存储器装置的实施方案中，具有上述串行核心存储器***实施例的多个存储器装置可以被用在图1A的串行互连5中。作为SOC实施的单个封装的装置可以具有以图1A所示相同配置串行连接的存储器***的多个实例。作为SIP实施的单个封装的装置可以具有以图1A所示相同配置串行连接的多个芯片。
在之前描述中，出于解释的目的，为了提供对本发明的实施例的全面理解而描述了多个细节。但是，对于本领域内的普通技术人员来说为了实现本发明并不需要这些具体细节是明显的。在其它情况中，为了不混淆本发明，以框图形式表示了公知的电结构和电路。例如，对于此处所述的本发明的实施例是否被实现为软件程序、硬件电路、固件或其组合，没有提供具体细节。
在上述实施例中，为了简化，基于有效的“高”信号对操作进行了描述。根据设计上的优选，也可以将它们设计成基于“低”有效信号来执行操作。
在上述实施例中，为了简化，装置部件和电路如图中所示互相耦合或连接。在本发明对设备的实际应用中，装置、部件和电路等可以互相直接相连或者耦合。同样，装置、部件和电路等也可以通过对于设备的操作为必要的其它装置、部件、电路和接口等间接地互相耦合或连接。因此，在实际配置中，电路部件和装置直接或者间接地互相耦合或者相连。
上述的本发明的实施例仅用于示例。对于本领域技术人员，在不脱离所附的权利要求所唯一限定的本发明范围的情况下，可以实现特定实施例的替换、修改和变更。

Claims (40)

1.一种存储体，包括：
存储器阵列，具有连接到位线和字线的存储器单元；
页面缓冲器，用于在读取操作期间锁存所述位线的数据，并且并行耦合所锁存的数据到预定数量的数据线，和
顺序耦合器，用于顺序耦合所述预定数量的数据线的每一个到双向串行数据线。
2.根据权利要求1所述的存储体，其中所述顺序耦合器包括：
具有耦合到所述预定数量的数据线的每一个的端子的并行/串行数据转换器，所述并行/串行数据转换器是可控的，以顺序耦合每一个所述端子到所述双向串行数据线。
3.根据权利要求1所述的存储体，其中所述顺序耦合器包括：
第一并行/串行数据转换器，具有耦合到所述预定数量的数据线的每一个的第一端子，所述第一并行/串行数据转换器是可控的，用于顺序耦合所述第一端子的每一个到第一本地双向串行数据线，
第二并行/串行数据转换器，具有耦合到所述预定数量的第二数据线的每一个的第二端子，所述第二并行/串行数据转换器是可控的，用于顺序耦合所述第二端子的每一个到第二本地双向串行数据线，
数据路径选择器，用于选择性地耦合所述第一本地双向串行数据线和所述第二本地双向串行数据线的其中一个到全局双向串行数据线。
4.根据权利要求1所述的存储体，还包括响应于时钟信号控制该第一并行/串行数据转换器和第二并行/串行数据转换器的计数器。
5.根据权利要求4所述的存储体，其中所述数据路径选择器由第一并行/串行数据转换器和第二并行/串行数据转换器未使用的计数器的最高有效位控制。
6.一种存储体，包括：
第一存储器扇区，具有连接到第一位线和第一字线的存储器单元，所述第一位线被布置为m个段，其中m为大于0的整数值；
第二存储器扇区，具有连接到第二位线和第二字线的存储器单元，所述第二位线被布置为m个段；
页面缓冲器，用于选择性地耦合所述m个段的每一个的所述第一位线和所述第二位线的其中一个到预定数量的数据线。
7.根据权利要求6所述的存储体，其中读取操作是以如下方式执行：
响应于行地址激活所述第一存储器扇区的所述第一字线和所述第二存储器扇区的所述第二字线的其中一个的字线，当所述字线为所述第一字线的其中一个时，至少两个存储器单元被耦合到所述第一位线，当所述字线为所述第二字线的其中一个时，至少两个存储器单元被耦合到所述第二位线；
响应于列地址，选择性地耦合所述第一位线和所述第二位线中的一个位线到公共位线；
用所述页面缓冲器读出所述公共位线；并且
提供对应于所述读出的公共位线的数据到所述预定数量的数据线之一上。
8.一种用于存储体的页面缓冲器，包括：
第一自译码页面缓冲器级，用于从第一组公共位线读出数据，并且响应于在时钟信号状态中被锁存的有效列选择位，提供所读出的数据到对应的数据线上，所读出的数据对应于所述第一组公共位线的每一个公共位线；和
第二自译码页面缓冲器级，用于从第二组公共位线读出数据，并且响应于在随后时钟信号状态中被锁存的有效列选择位，提供所读出的数据到所述对应的数据线上，所读出的数据对应于所述第二组公共位线的每一个公共位线。
9.根据权利要求8所述的页面缓冲器，其中自译码操作以如下方式执行：
响应相反时钟信号状态，锁存所述第一自译码页面缓冲器级中的有效列选择位；
响应时钟信号状态，从所述第一自译码页面缓冲器级提供所读出的数据并且传递所述有效列选择位；
响应随后相反时钟信号状态，锁存所述第二自译码页面缓冲器级中的有效列选择位；并且
响应随后时钟信号状态，从所述第二自译码页面缓冲器级提供所读出的数据。
10.一种***，包括：
用于提供存取数据的存储器控制器；和
多个存储器装置的串行互连，每个存储器装置包括：
控制器，用于接收包含在存取数据中的存取命令和地址，用于执行对应于所述存取命令的操作；
存储体，用于根据所述存取命令来执行操作以存取在由该地址寻址的存储器位置中存储的数据；和
串行数据路径，用于在所述存储体和输入/输出接口之间以串行格式耦合数据。
11.一种存储体的页面缓冲器，所述存储体包括连接到位线和字线的存储器阵列，其特征在于：
至少一个页面缓冲器部分，所述至少一个页面缓冲器部分包括与多个位线耦合的至少一个页面缓冲器段或单元，以及
使能器，其用于使得能够通过所述至少一个页面缓冲器段或单元来进行列选择。
12.根据权利要求11所述的页面缓冲器，包括：
第一页面缓冲器部分，其被配置为：
从第一位线读出数据；以及
响应于在时钟信号状态中锁存的列选择信号，在相应的数据线上提供与所述第一位线对应的所读出的数据。
13.根据权利要求12所述的页面缓冲器，还包括：
第二页面缓冲器部分，其被配置为：
从所述第一页面缓冲器部分接收列选择信号；
从第二位线读出数据；以及
响应于在随后的时钟信号状态中锁存的列选择信号，在相应的数据线上提供与所述第二位线对应的所读出的数据；
其中，可选地由所述第一页面缓冲器部分向所述第二缓冲器部分提供列选择信号，提供给所述第二缓冲器部分的列选择信号是由所述第一页面缓冲器部分接收的列选择信号的延迟版本。
14.根据权利要求12或13所述的页面缓冲器，其中，所述第一页面缓冲器部分包括：
第一段页面缓冲器，其被配置为：
从所述第一位线读出数据；以及
响应于第一使能信号，在相应的数据线上提供与所述第一位线对应的所读出的数据；以及
第一使能器，其被配置来接收和锁存所述列选择信号，所述第一使能器包括输出端子，
所述第一使能器还被配置为响应于在时钟信号状态中锁存的列选择信号来从所述输出端子提供所述第一使能信号和所述列选择信号。
15.根据权利要求13或14所述的页面缓冲器，其中，所述第二页面缓冲器部分包括：
第二段页面缓冲器，其被配置为：
从所述第二位线读出数据；以及
响应于第二使能信号，在相应的数据线上提供与所述第二位线对应的所读出的数据；以及
第二使能器，其包括输入端子，该输入端子被配置来接收和锁存由所述第一使能器提供的列选择信号，
所述第二使能器还被配置为响应于在随后的时钟信号状态中锁存的列选择信号来提供所述第二使能信号。
16.根据权利要求13或14所述的页面缓冲器，其中，第一使能器包括双稳态电路，该双稳态电路由具有时钟信号状态和互补时钟信号状态的时钟信号进行时钟控制，所述双稳态电路包括：
输入端子，其被配置为响应于所述互补时钟信号状态来接收和锁存所述列选择信号；
输出端子，其被配置为响应于所述时钟信号状态来提供所述列选择信号；以及
列选择输出，其被配置为在所述时钟信号状态期间提供所述第一使能信号，该第一使能信号具有与所述列选择信号对应的逻辑状态；
所述双稳态电路可选地包括主/从电路，该主/从电路包括：
第一和第二交叉耦合反相器，对于该第一和第二交叉耦合反相器，第一和第二复位装置被配置来分别响应控制信号和互补控制信号；
第一和第二传输门，其被配置来分别响应时钟信号状态和互补时钟信号状态，所述第二传输门被配置来向所述第二交叉耦合反相器发送所述第一交叉耦合反相器的逻辑状态；
逻辑电路，其被配置为响应于所述第二交叉耦合反相器的逻辑状态和译码使能信号来提供所述第一使能信号。
17.根据权利要求13或14所述的页面缓冲器，其中，所述第一段页面缓冲器包括连接到所述第一位线和相应数据线的页面缓冲器单元，所述页面缓冲器单元包括：
读出电路，其被配置来读出第一位线的数据；以及
耦合电路，其被配置为响应于所述第一使能信号将来自所述读出电路的读出数据耦合到相应的数据线。
18.根据权利要求17所述的页面缓冲器，其中：
所述读出电路包括读出器，该读出器被配置来读出第一位线的数据；和/或
所述耦合电路包括耦合装置，该耦合装置被配置为响应于所述第一使能信号将所述读出器耦合到相应的数据线，所述耦合装置可选地还包括被配置来响应所述第一使能信号的晶体管。
19.根据权利要求13或14所述的页面缓冲器，其中，所述第二段页面缓冲器包括连接到所述第二位线和相应数据线的页面缓冲器单元，所述页面缓冲器单元可选地包括：
读出电路，其被配置来读出第二位线的数据；以及
数据提供器，其被配置为响应于所述第二使能信号将来自所述读出电路的读出数据提供到相应的数据线。
20.根据权利要求11所述的页面缓冲器，包括：
多个页面缓冲器部分，所述多个页面缓冲器部分的每一个包括至少一个页面缓冲器部分和使能器，该使能器用于使得能够在所述页面缓冲器部分中进行列选择；或者
页面缓冲器部分，其包括至少一个页面缓冲器单元和使能器，该使能器用于使得能够在所述页面缓冲器单元中进行列选择。
21.根据权利要求11到20中任一所述的页面缓冲器，其中，每一个页面缓冲器部分包括自译码页面缓冲器级，该自译码页面缓冲器级被配置用于从一组公共位线读出数据并且提供所读出的数据，所述页面缓冲器可选地被用于非易失性存储器的读出和编程操作中的至少一个，所述非易失性存储器可选地包括快闪存储器，所述快闪存储器可选地包括NAND快闪存储器。
22.一种用于从位线读出数据的方法，其特征在于:
在相应的多个页面缓冲器部分中锁存所有位线的数据；以及
响应于使能信号在每个时钟周期中将所锁存的数据从所述多个页面缓冲器部分顺序地输出到数据线。
23.根据权利要求22所述的方法，其中，顺序地输出包括：
响应于在每个页面缓冲器部分接收的列选择信号来顺序地使能不同的页面缓冲器部分。
24.根据权利要求23所述的方法，其中，顺序地使能包括：
在每个时钟周期中向所述多个页面缓冲器部分中的每个移位所述列选择信号。
25.根据权利要求24所述的方法，其中，对于所述多个页面缓冲器部分中的每个，移位包括：
在第一时钟周期的第一时钟信号转变上接收列选择信号；以及
在所述第一时钟周期的第二时钟信号转变上锁存所述列选择信号并向随后的页面缓冲器部分输出所述列选择信号；
所述顺序地输出可选地还包括：
在所述第一时钟周期之后的第二时钟周期的第一时钟信号转变和第二时钟信号转变之间脉冲设置所述使能信号；或者
将所述列选择信号作为在有效逻辑电平的脉冲提供给第一页面缓冲器部分，当锁存所述列选择信号的无效逻辑电平时，禁止所述多个页面缓冲器部分中的每一个。
26.一种包括存储体的装置，所述存储体包括连接到位线和字线的存储器阵列，其特征在于：
第一和第二存储器部分，所述第一和第二存储器部分的每一个具有耦合到各自的位线的存储器单元；以及
页面缓冲器，其由所述第一和第二存储器部分共享并且耦合到所述第一和第二存储器部分两者的位线，所述页面缓冲器布置在所述第一存储器部分和所述第二存储器部分之间。
27.根据权利要求26所述的装置，其中，所述页面缓冲器通过如下部件耦合到相应的位线：
多个第一晶体管，其将所述第一存储器部分的位线耦合到所述页面缓冲器；以及
多个第二晶体管，其将所述第二存储器部分的位线耦合到所述页面缓冲器；
所述第一晶体管被第一选择信号启用，所述第二晶体管被第二选择信号启用，所述装置可选地还被如下限定：
当所述第二晶体管被启用时禁止所述第一晶体管，并且当所述第一晶体管被启用时禁止所述第二晶体管；或者
所述晶体管将相应的位线直接耦合到所述页面缓冲器。
28.根据权利要求26所述的装置，其中，所述页面缓冲器通过如下部件耦合到相应的位线：
多个第一晶体管，其将所述第一存储器部分的奇数位线耦合到所述页面缓冲器；
多个第二晶体管，其将所述第一存储器部分的偶数位线耦合到所述页面缓冲器；
多个第三晶体管，其将所述第二存储器部分的奇数位线耦合到所述页面缓冲器；以及
多个第四晶体管，其将所述第二存储器部分的偶数位线耦合到所述页面缓冲器；
所述第一晶体管被第一选择信号启用，所述第二晶体管被第二选择信号启用，所述第三晶体管被第三选择信号启用，所述第四晶体管被第四选择信号启用，所述装置可选地还被如下限定：
当所述第四晶体管被启用时禁止所述第一、第二和第三晶体管，当所述第三晶体管被启用时禁止所述第一、第二和第四晶体管，当所述第二晶体管被启用时禁止所述第一、第三和第四晶体管，并且当所述第一晶体管被启用时禁止所述第二、第三和第四晶体管；或者
所述晶体管将相应的位线直接耦合到所述页面缓冲器。
29.根据权利要求28所述的装置，其中，
所述第一存储器部分的奇数位线通过多个第五晶体管耦合到编程禁止电压；
所述第一存储器部分的偶数位线通过多个第六晶体管耦合到编程禁止电压；
所述第二存储器部分的奇数位线通过多个第七晶体管耦合到编程禁止电压；以及
所述第二存储器部分的偶数位线通过多个第八晶体管耦合到编程禁止电压；
通过第一屏蔽信号来启用所述第五晶体管，通过第二屏蔽信号来启用所述第六晶体管，通过第三屏蔽信号来启用所述第七晶体管，通过第四屏蔽信号来启用所述第八晶体管，所述装置可选地还被如下限定：
当所述第一晶体管被启用时禁止所述第五晶体管，当所述第二晶体管被启用时禁止所述第六晶体管，当所述第三晶体管被启用时禁止所述第七晶体管，并且当所述第四晶体管被启用时禁止所述第八晶体管；或者
所述编程禁止电压处于足以禁止编程操作期间的编程的电平，所述编程禁止电压可选地被编程操作期间的VCC限定，或者所述编程禁止电压是在读取操作期间的VSS。
30.根据权利要求26到29中任一所述的装置，其中，
所述晶体管包括高压晶体管，或者
所述存储体包括包括非易失性存储体，所述非易失性存储体可选地包括快闪存储体，所述存储体可选地包括NAND快闪存储体。
31.根据权利要求26所述的装置，其中，所述页面缓冲器被配置为：
锁存位线的数据并且在读取操作中将所锁存的数据耦合到数据线；和/或
锁存数据线的数据并且在编程操作中将所锁存的数据耦合到位线，
所述装置可选地还被如下限定：所锁存的位线的数据被并行耦合到预定数量的数据线，
所述存储体可选地包括：
耦合器，其被配置为将预定数量的数据线中的每一个耦合到第二数据线，
所述第二数据线可选地是单向的或双向的，并且包括串行数据线。
32.根据权利要求31所述的装置，其中：
所述第一存储器部分包括第一存储器单元，所述第一存储器部分被配置为响应于第一选择信号向位线提供数据或从位线接收数据；以及
所述第二存储器部分包括第二存储器单元，所述第二存储器部分被配置为响应于第二选择信号向位线提供数据或从位线接收数据，所述装置可选地还被如下限定：
所述第一存储器部分包括多个第一段，所述第一段中的每个具有耦合到位线的相应集合的存储器单元，所述位线的集合中的每一个具有预定数量的位线；以及
所述第二存储器部分包括多个第二段，所述第二段中的每个具有耦合到位线的集合的存储器单元，
所述页面缓冲器可选地被布置在所述第一存储器部分和所述第二存储器部分之间，
所述页面缓冲器被配置为响应于列选择位顺序地将所述位线的集合中的每个耦合到预定数量的数据线，所述列选择位是响应于时钟信号或者读取或编程操作的每个时钟周期被锁存的。
33.根据权利要求31所述的装置，其中，所述耦合器包括：
具有耦合到所述预定数量的数据线的每一个的端子的并行/串行数据转换器，所述并行/串行数据转换器是可控的，以顺序耦合每一个所述端子到所述第二数据线，所述装置可选地还被如下限定：
所述位线包括第一位线；
所述数据线包括第一数据线；以及
所述存储体还包括：
包括第三存储器单元的第三存储器部分，所述第三存储器部分被配置为响应于第三选择信号向第二位线提供数据或从第二位线接收数据；
包括第四存储器单元的第四存储器部分，所述第四存储器部分被配置为响应于第四选择信号向第二位线提供数据或从第二位线接收数据；以及
另一个页面缓冲器，其配置为：
在读取操作期间锁存第二位线的数据并且在读取操作中将所锁存的数据耦合到第二数据线；和/或
锁存第二数据线的数据并且在编程操作中将所锁存的数据耦合到第二位线，
耦合数据到第二数据线和/或锁存第二数据线的数据可选地是并行的，所述第一和第二数据线被耦合到所述耦合器，或者
所述另一个页面缓冲器可选地布置在所述第三存储器部分和所述第四存储器部分之间，所述页面缓冲器和所述另一个页面缓冲器被配置为：
在读取操作中分别读出和锁存第一和第三存储器部分或第二和第四存储器部分的数据的位线，或者
在编程操作中分别锁存数据的数据线并且将所锁存的数据耦合到第一和第三存储器部分或第二和第四存储器部分。
34.根据权利要求31所述的装置，其中，所述耦合器包括下列之一：
（i）第一并行/串行数据转换器，其具有耦合到所述第一数据线的每个的第一端子，所述第一并行/串行数据转换器是可控的,用于顺序耦合所述第一端子的每一个到第一本地数据线，以及
数据路径选择器，其被配置为将所述第一本地数据线耦合到全局数据线，
（ii）第二并行/串行数据转换器，其具有耦合到所述第二数据线的每个的第二端子，所述第二并行/串行数据转换器是可控的,用于顺序耦合所述第二端子的每一个到第二本地数据线，以及
数据路径选择器，其被配置为将所述第二本地数据线耦合到全局数据线，以及
（iii）第一并行/串行数据转换器，其具有耦合到所述第一数据线的每个的第一端子，所述第一并行/串行数据转换器是可控的,用于顺序耦合所述第一端子的每一个到第一本地数据线，
第二并行/串行数据转换器，其具有耦合到所述第二数据线的每个的第二端子，所述第二并行/串行数据转换器是可控的,用于顺序耦合所述第二端子的每一个到第二本地数据线，以及
数据路径选择器，其被配置为将所述第一本地数据线和所述第二本地数据线之一选择性地耦合到全局数据线。
35.根据权利要求34所述的装置，还包括：
另一个存储体，其被配置为从第二全局数据线接收和提供数据，所述全局数据线包括第一全局数据线；以及
数据线耦合器，其被配置为：
将所述第一全局数据线和所述第二全局数据线之一耦合到第三数据线；或者
将所述第一全局数据线和所述第二全局数据线相互耦合，所述装置可选地包括非易失性存储器装置。
36.根据权利要求32到35中任一所述的装置，还包括：
耦合选择电路，其被配置为：
响应于所述第一选择信号将连接到第一存储器单元的第一本地位线耦合到所述位线，以及
响应于所述第二选择信号将连接到第二存储器单元的第二本地位线耦合到所述位线，
所述耦合选择电路可选地包括：
耦合元件，其耦合到所述第一本地位线和所述第二本地位线的每一个并且耦合到所述位线中相应的一个，所述耦合元件被配置为响应于所述第一和第二选择信号中的相应的一个将相应的本地位线耦合到相应的位线，
所述装置可选地还被如下限定：所述耦合元件包括第一和第二晶体管，所述第一和第二晶体管在响应于相应的选择信号导通时将相应的本地位线耦合到相应的位线。
37.根据权利要求32到36中任一所述的装置，还包括：
控制电路，其耦合到一对本地位线，所述控制电路被配置为当所述一对本地位线中的一个被选择来编程或读出时，防止所述一对本地位线中的另一个被编程和读出，
所述控制电路可选地包括：
传导控制电路，其被配置为响应于编程操作或读取操作中的激活控制信号将电压信号传导到所述一对本地位线之一，
所述传导控制电路可选地还被如下限定：
一对导通/非导通元件,其在所述一对本地位线之间被串行连接到电压信号被馈送到的公共连接，响应于在编程操作或读取操作中的激活控制信号，所述一对导通/非导通元件中的任一个被配置为导通，或者
所述一对导通/非导通元件包括在所述一对本地位线之间串行连接的第一和第二晶体管，响应于激活控制信号的第一和第二激活信号中的相应的一个，所述第一和第二晶体管中的每个导通或不导通，所述导通晶体管将电压信号的电压耦合到所述一对本地位线中的一个，所述电压信号的电压是低电压或高电压。
38.一种用于从包括存储体的存储器装置读出数据的方法，所述存储体包括具有连接到位线和字线的存储器单元的存储器阵列，其特征在于：
所述存储器装置包括第一和第二存储器部分以及页面缓冲器，该页面缓冲器由所述第一和第二存储器部分共享并且耦合到所述第一和第二存储器部分两者的位线，
激活所述存储器阵列中的至少两个字线;
选择性地锁存耦合到所述存储器阵列的存储器单元的位线的数据,所述存储器单元用所述页面缓冲器连接到所述至少两个字线的一个字线;
并行地将所锁存的数据提供到预定数量的数据线;以及
将所述预定数量的数据线上的数据转换成数据的位流。
39.根据权利要求38所述的方法，其中：
所述激活包括：
激活在具有第一存储器单元的第一存储器部分中的第一字线；以及
激活在具有第二存储器单元的第二存储器部分中的第二字线，选择性地锁存可选地包括:
响应于第一选择信号将连接到所述第一存储器单元的第一本地位线耦合到所述位线，或者
响应于第二选择信号将连接到所述第二存储器单元的第二本地位线耦合到所述位线，
所述页面缓冲器布置在所述第一存储器部分和所述第二存储器部分之间。
40.根据权利要求38所述的方法，其中，转换包括将所述预定数量的数据线中的每一个顺序地耦合到数据线，所述方法可选地还被如下限定：
所述第一存储器部分被配置为段，每一段具有耦合到相应的位线集合的存储器单元，所述位线集合中的每一个具有预定数量的位线，以及
提供所锁存的数据包括：
响应于在读取操作的每个时钟周期中锁存的列选择位，将不同的位线集合顺序地耦合到预定数量的数据线，
转换所述数据可选地包括将所述预定数量的数据线上的数据转换成串行数据的位流。
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