JP3289701B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロックに同期し
て高速でデータを出力する半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置においては、システム内
基本クロックの立上り時と立下り時の双方で外部とデー
タを授受するものがある。この種の半導体記憶装置は、
入出力されるデータを内部でクロック立上り時と立下り
時の２相のデータに分け、各相のデータ処理をデータ入
出力周期の倍の周期で行うこととすることにより、見か
け上高速動作して高速なシリアル転送データに対する内
部処理を可能としている。

【０００３】図１０は、かかる半導体記憶装置の従来に
おける構成を概念的に示した図である。この図におい
て、１００は外部と接続される入出力パッドであり、こ
の半導体記憶装置が設けられるシステム内の基本クロッ
クに同期したシリアルデータが入出力される。ここで、
外部との間で入出力されるシリアルデータは、同基本ク
ロックの立上りと立下りのそれぞれの時点に１ビットず
つのデータが含まれるものとなっている。一般に、この
ようなシリアルデータのクロック立上り時のデータはｅ
ｖｅｎデータ、立下り時のデータはｏｄｄデータと呼称
される（従って、以下適宜この表現を用いる。）。

【０００４】１０１は入出力パッド１００へ入力された
シリアルデータ（書込データ）を基本クロック（図中の
符号“ＣＬＫ”）に従ってｅｖｅｎデータとｏｄｄデー
タに分けるデマルチプレクサである。このデマルチプレ
クサ１０１は、ｅｖｅｎデータをシリアル−パラレル変
換回路１０２−１ｅ及び１０２−２ｅへ、ｏｄｄデータ
をシリアル−パラレル変換回路１０２−１ｏ及び１０２
−２ｏへとそれぞれ供給する。

【０００５】シリアル−パラレル変換回路１０２−１ｅ
及び１０２−１ｏ、１０２−２ｅ及び１０２−２ｏは、
それぞれパラレルデータ出力をライトアンプ１０３−
１、１０３−２へ供給する。ライトアンプ１０３−１、
１０３−２は、それぞれメモリセルアレイ１０４−１、
１０４−２のメモりセルにデータを書き込む。これらの
シリアル−パラレル変換回路及びライトアンプは、デー
タをいずれのメモリセルアレイに書き込むかによってそ
の動作が制御され、メモリセルアレイ１０４−１への書
込時にはシリアル−パラレル変換回路１０２−１ｅ及び
１０２−１ｏ並びにライトアンプ１０３−１の方のみが
動作し、メモリセルアレイ１０４−２への書込時にはシ
リアル−パラレル変換回路１０２−２ｅ及び１０２−２
ｏ並びにライトアンプ１０３−２の方のみが動作するも
のとなっている。

【０００６】１０５−１、１０５−２は、それぞれメモ
リセルアレイ１０４−１、１０４−２から読み出される
データを増幅してパラレル−シリアル変換回路１０６−
１ｅ及び１０６−１ｏ、１０６−２ｅ及び１０６−２ｏ
へ供給するデータアンプである。ここで、読み出される
データは上記ライトアンプによって書き込まれたｅｖｅ
ｎデータ及びｏｄｄデータからなるパラレルデータとな
っており、パラレル−シリアル変換回路１０６−１ｅ及
び１０６−２ｅ、１０６−１ｏ及び１０６−２ｏへはそ
れぞれｅｖｅｎデータ、ｏｄｄデータが供給されるよう
になっている。１０７−ｅ、１０７−ｏは、それぞれパ
ラレル−シリアル変換回路１０６−１ｅ又は１０６−２
ｅ、１０６−１ｏ又は１０６−２ｏからのｅｖｅｎデー
タ、ｏｄｄデータを選択して出力するマルチプレクサで
ある。

【０００７】これらのデータアンプ、パラレル−シリア
ル変換回路及びマルチプレクサは、データをいずれのメ
モリセルアレイから読み出すかによって動作が制御され
るものとなっている。すなわち、メモリセルアレイ１０
４−１からの読出時には、データアンプ１０５−１並び
にパラレル−シリアル変換回路１０６−１ｅ及び１０６
−１ｏの方のみが動作し、マルチプレクサ１０７−ｅ、
１０７−ｏがそれぞれパラレル−シリアル変換回路１０
６−１ｅ、１０６−１ｏからのデータを選択して出力す
る。これに対し、メモリセルアレイ１０４−２からの読
出時には、データアンプ１０５−２並びにパラレル−シ
リアル変換回路１０６−２ｅ及び１０６−２ｏの方のみ
が動作し、マルチプレクサ１０７−ｅ、１０７−ｏがそ
れぞれパラレル−シリアル変換回路１０６−２ｅ、１０
６−２ｏからのデータを選択して出力する。尚、このよ
うな読出時の動作制御や上述した書込時の動作制御は、
図示せぬ所定のコントロール回路が読出ないし書込のア
ドレスに応じて所定の制御信号（図示略）や選択信号
（図中の符号“Ｕ／Ｌ”）等を供給することによって行
われる。

【０００８】１０８は基本クロックＣＬＫの立上り時に
マルチプレクサ１０７−ｅからのｅｖｅｎデータを出力
し、立下り時にマルチプレクサ１０７−ｏからのｏｄｄ
データを出力するマルチプレクサであり、このマルチプ
レクサ１０８の出力が入出力パッド１００から外部への
出力となる。

【０００９】このような構成において、外部から入出力
パッド１００へ書込データが入力されると、デマルチプ
レクサ１０１によりｅｖｅｎデータとｏｄｄデータに分
けられて各シリアル−パラレル変換回路へ供給される。
この時、指定された書込アドレスがメモリセルアレイ１
０４−１内のものであったとすると、半導体記憶装置内
部ではｅｖｅｎデータが基本クロックの立下り時にシリ
アル−パラレル変換回路１０２−１ｅに取り込まれ、ｏ
ｄｄデータは基本クロックの立上り時にシリアル−パラ
レル変換回路１０２−１ｏに取り込まれる（半導体記憶
装置内部ではｅｖｅｎデータとｏｄｄデータをクロック
の立上りか立下りのいずれで処理するかについての制約
がないので、このように外部との入出力タイミングと反
転させても差しさえない。次述の読出時についても同
様。）。これにより、ｅｖｅｎデータとｏｄｄデータは
それぞれパラレルデータに変換され、ライトアンプ１０
３−１を介してメモリセルアレイ１０４−１内の所定の
メモりセルに書き込まれる。

【００１０】そして読出時においては、読出アドレスに
対応するメモリセルからのデータがデータアンプへ供給
される。今、指定された読出アドレスがメモリセルアレ
イ１０４−１内のものであったとすると、メモリセルア
レイ１０４−１からパラレルのｅｖｅｎデータ、ｏｄｄ
データがそれぞれデータアンプ１０５−１を介してパラ
レル−シリアル変換回路１０６−１ｅ、１０６−１ｏへ
入力され、シリアルデータに変換されてマルチプレクサ
１０７−ｅ、１０７−ｏへ供給される。すなわち、ｅｖ
ｅｎデータは、パラレル−シリアル変換回路１０６−１
ｅへ供給される基本クロックの立下りに同期して順次マ
ルチプレクサ１０７−ｅへ供給され、ｏｄｄデータは、
パラレル−シリアル変換回路１０６−１ｏへ供給される
基本クロックの立上りに同期して順次マルチプレクサ１
０７−ｏへ供給される。

【００１１】このとき、マルチプレクサ１０７−ｅ、１
０７−ｏはそれぞれパラレル−シリアル変換回路１０６
−１ｅ、１０６−１ｏからのデータを選択して出力し、
それらの出力をマルチプレクサ１０８が基本クロックの
立上りと立下りで交互に選択して順次出力する。これに
より、入出力パッド１００から外部へ出力されるデータ
は、基本クロックの立上り時と立下り時にそれぞれ１ビ
ットずつのデータを含む高速シリアルデータとなる
（尚、メモリセルアレイ１０４−２についての書込及び
読出も以上のメモリセルアレイ１０４−１の場合と同様
にして行われる。）。

【００１２】

【発明が解決しようとする課題】ところで、近年、ＬＳ
Ｉの微細化に伴い、ＣＰＵ（中央演算処理装置）の動作
速度は年々向上し、その基本クロック周波数は４００Ｍ
Ｈｚを上回るようになった。これに対し、半導体記憶装
置は、記憶容量が大規模化したものの、それに伴って内
部におけるワード線やビット線の配線長が長くなり、こ
れに応じて配線への充放電現象による遅延が生じてくる
ため、ＣＰＵほど高速化が実現できていない。上述した
ような半導体記憶装置において、データ入出力周期より
も長い内部処理周期を確保することは、このような半導
体記憶装置内外の動作速度差を補うために不可欠なこと
となっている。

【００１３】かかる実情の下、上述した従来の半導体記
憶装置では、デマルチプレクサ後段とマルチプレクサ前
段で入出力データを２相に分けることによって高速なデ
ータ入出力周期よりも長い倍相当の内部処理周期を確保
している。このため、デマルチプレクサ１０１等からな
る入力回路とマルチプレクサ１０７−ｅ、１０７−ｏ及
び１０８等からなる出力回路は、半導体記憶装置内外の
境界である入出力パッドＰＡの近くに設ける必要があ
る。

【００１４】ここで、入出力パッドについては、半導体
記憶装置を樹脂封止型パッケージに組み込み、そのチッ
プ周縁に配置することが従来においては一般的であり、
同チップ周縁に対応して配置される外部リードとワイヤ
ボンディングによって接続することとされていた。しか
し、大容量で高速化が要求される半導体記憶装置のレイ
アウトでは、入出力パッドをチップ上中心線付近の中央
帯状領域（以下「中央領域」という。）に配列し、その
中央領域の両外側にそれぞれメモリセルアレイを配置す
ることが多く、記憶容量が大きいものにあってはほとん
どが中央領域に入出力パッドを配列しているといってよ
い。

【００１５】又、半導体記憶装置を封入するパッケージ
は小型化が要求されており、ＢＧＡ（Ball Grid Arra
y）パッケージ等のＣＳＰ（Chip Size Package）に組み
立てることが多い。ＢＧＡパッケージでは、パッケージ
裏面の中央付近に半田等のボールが格子点（グリッド）
状に配置されており、それらに対応して入出力パッドは
中央領域に配列される。そしてこのような構造の半導体
記憶装置において、記憶容量を増やすとき、或いは、入
出力データのデータ幅を増やすとき、それまでのプリン
ト配線基板の配置変更を最小限にするためには、それま
でのアドレス端子やデータ端子の位置を継承することが
望ましく、増分のアドレス端子やデータ端子については
それまでの端子配置の外側に配置することが望ましい。
更に、半導体記憶装置に関するスペックでボールの配置
や各ボールの端子アサイン（どの入出力パッドと接続す
るか）、各電極の容量及びインダクタンス等が予め定め
られており、ボール・グリッドからの配線の引き回しに
制約がある。これらのことから、半導体記憶装置の入出
力パッド位置は構造上も必然的に中央領域に決まってし
まうことが多い。

【００１６】又、同様の制約やその役割等から周辺回路
用のコントロール回路も中央領域に設けられる。この場
合、チップの中央領域において、入出力パッドを中心線
上に配列してその両脇の領域にコントロール回路を設け
ることとすると、入出力パッドを避けてコントロール回
路内のデータ授受を行わなければならなくなり、構成が
非常に煩雑となる上に、そのデータ授受のための配線に
よって入出力パッドの間隔が広がってしまう。このた
め、半導体記憶装置のレイアウトは、基本的にコントロ
ール回路を中央領域内の一方側に寄せ、他方側に入出力
パッドを配列し、中央領域の両外側にそれぞれメモリセ
ルアレイを配置したものとなる。

【００１７】従って、入出力パッド近くに設けなければ
ならない入出力回路（上記入力回路及び出力回路）は、
チップ上の中心線からずれた位置に設けられることにな
る。これにより、中央領域の両外側にあるメモリセルア
レイはそれぞれ入出力回路との間の距離が異なるものと
なり、入出力回路から遠い方のメモリセルアレイについ
ては読出データが出力回路に到達するのが遅くなる。例
えば、図１０において、入出力パッド１００が中央領域
内のメモリセルアレイ１０４−１寄りに設けられていた
とすると、パラレル−シリアル変換回路１０６−１ｅ及
び１０６−１ｏはマルチプレクサ１０７−ｅ等の出力回
路まで比較的近いが、パラレル−シリアル変換回路１０
６−２ｅ及び１０６−２ｏはそれより遠く、出力回路ま
で読出データが到達するのにより多くの時間を要するこ
とになる。

【００１８】このような各メモリセルアレイからの読出
データの到達時間差は、例えば、中央領域の幅が１５０
０μｍで出力回路が同幅内１２００：３００の位置に設
けられ、基本クロックが４００ＭＨｚである場合で０．
１ｎｓ程度である。この程度の時間差は、パラレル−シ
リアル変換回路で既に取り込まれている読出データを以
後のクロックの立上り及び立下りで順次送出していく場
合には特に問題とならない。

【００１９】しかし、読出時の先頭データ、すなわち、
一番最初に出力回路へ送出する読出データにあっては、
読出を開始する最初の基本クロックの立上り又は立下り
の時点で、データアンプからパラレル−シリアル変換回
路へ取り込んで直ちに出力し、出力回路まで到達させな
ければならない。従って、読出データが出力回路まで遠
い方のメモリセルアレイにある場合には動作速度が低下
する。このため、上述した従来の半導体記憶装置におい
ては、出力回路から遠い方のメモリセルアレイから読み
出しを行う動作、すなわち、遅い方の読出動作によって
動作速度特性が決定されてしまうという問題があった。

【００２０】更に、従来の半導体記憶装置は、いずれの
メモリセルアレイからの読出データを出力するか選択す
るマルチプレクサ（図１０中の１０７−ｅ及び１０７−
ｏ）と、ｅｖｅｎデータとｏｄｄデータのいずれを出力
するか選択するマルチプレクサ（同図中の１０８）とを
有する構成となっていたので、パラレル−シリアル変換
回路から供給される読出データはゲートを２段通過しな
ければ出力されない。このため読出データの伝達遅延が
大きく、動作速度を低下させる要因となっていた。

【００２１】本発明はこのような事情に鑑みてなされた
もので、各記憶領域から読出データが出力回路へ到達す
るまでの時間差による動作特性の劣化を解消すると共
に、読出データの出力に至るまでの遅延要素を削減し、
より高速な動作が可能な半導体記憶装置を提供すること
を目的とする。

【００２２】

【課題を解決するための手段】請求項１記載の発明は、
外部に対し、クロックの立上りと立下りでデータを出力
する半導体記憶装置において、前記立上り時のデータの
みを記憶して読出動作時に順次出力する第１の記憶部
と、前記立下り時のデータのみを記憶して読出動作時に
順次出力する第２の記憶部と、外部に対してデータを出
力する端子の近傍に設けられ、前記第１及び第２の記憶
部から出力されたデータを受け、それらを前記クロック
の立上りと立下りに従って前記端子へ出力する出力手段
とを有し、前記第１及び第２の記憶部のうち、読出動作
時に外部に対して最初に出力するデータの記憶部を、他
方の記憶部よりも前記出力手段の近くに配置したことを
特徴としている。

【００２３】請求項２記載の発明は、外部に対し、クロ
ックの立上りと立下りでデータを出力する半導体記憶装
置において、前記立上り時のデータのみを記憶して読出
動作時に順次出力する第１の記憶部と、前記立下り時の
データのみを記憶して読出動作時に順次出力する第２の
記憶部と、外部に対してデータを出力する端子の近傍に
設けられ、前記第１及び第２の記憶部から出力されたデ
ータを受け、それらを前記クロックの立上りと立下りに
従って前記端子へ出力する出力手段とを有し、前記第１
及び第２の記憶部のうち、読出動作時に外部に対して最
初に出力するデータの記憶部と前記出力手段との間の配
線長を、他方の記憶部と前記出力手段との間の配線長よ
りも短くしたことを特徴としている。

【００２４】請求項３記載の発明は、請求項１又は２記
載の半導体記憶装置において、前記端子は、前記第１及
び第２の記憶部間の領域内であって、いずれか一方の記
憶部側により近い位置に設けられ、前記最初に出力する
データの記憶部は、当該一方の記憶部であることを特徴
としている。

【００２５】請求項４記載の発明は、請求項１〜３のい
ずれかの項記載の半導体記憶装置において、前記第１及
び第２の記憶部に対し、データの出力を制御する制御ク
ロックをそれぞれ別個に調整して与えることを特徴とし
ている。

【００２６】請求項５記載の発明は、請求項１〜４のい
ずれかの項記載の半導体記憶装置において、前記出力手
段は、前記第１、第２の記憶部から出力されたデータを
それぞれ入力とし、導通状態のときに入力データを前記
端子へ伝達する第１、第２のゲートと、前記立上り時に
前記第１のゲートを導通状態、前記第２のゲートを非導
通状態とし、前記立下り時に前記第１のゲートを非導通
状態、前記第２のゲートを導通状態とするゲート制御手
段とを有することを特徴としている。

【００２７】請求項６記載の発明は、請求項１〜４のい
ずれかの項記載の半導体記憶装置において、前記出力手
段は、前記第１の記憶部から出力されたデータを入力と
し、前記立上り時には入力データに応じた出力をし、前
記立下り時には一定の出力をする第１の論理ゲートと、
前記第２の記憶部から出力されたデータを入力とし、前
記立下り時には入力データに応じた出力をし、前記立上
り時には前記一定の出力をする第２の論理ゲートと、前
記第１及び第２の論理ゲートの出力を入力とし、一方の
入力が前記一定の出力のときに他方の入力に応じたデー
タを前記端子へ出力する第３の論理ゲートとを有するこ
とを特徴としている。

【００２８】請求項７記載の発明は、第１と第２の記憶
部に記憶されたデータを、端子を介して交互に外部へ出
力する半導体記憶装置であって、前記第１の記憶部と前
記第２の記憶部との間に前記端子が位置し、前記第１の
記憶部のデータを先に出力した後に前記第２の記憶部の
データを出力するように構成され、前記第１の記憶部を
前記第２の記憶部より前記端子に近い位置に配置したこ
とを特徴としている。

【００２９】請求項８記載の発明は、前記端子を介して
外部から入力されたシリアルデータを前記第１と第２の
記憶部に交互に記憶する請求項７記載の半導体記憶装置
であって、入力されたシリアルデータを記憶する際、前
記第１、第２の記憶部に書き込むべきシリアルのデータ
をそれぞれパラレルデータに変換する第１、第２のシリ
アル−パラレル変換手段と、記憶されたデータを出力す
る際、前記第１、第２の記憶部から読み出されたパラレ
ルデータをそれぞれシリアルのデータに変換する第１、
第２のパラレル−シリアル変換手段とを有し、前記第
１、第２のパラレル−シリアル変換手段から前記端子へ
の配線長を、前記第１、第２のシリアル−パラレル変換
手段から前記端子への配線長よりそれぞれ短くしたこと
を特徴としている。

【００３０】請求項９記載の発明は、請求項８記載の半
導体記憶装置において、前記第１、第２のパラレル−シ
リアル変換手段は、前記パラレルデータの各ビットデー
タを保持して出力する複数の保持手段を有し、前記ビッ
トデータのうちで連続する読出データの先頭となるデー
タの保持手段を、当該データに続く読出データとなるデ
ータの保持手段より、前記端子に近い側に配置したこと
を特徴としている。

【００３１】

【発明の実施の形態】＜構成＞以下、図面を参照して本
発明の実施の形態について説明する。図１は、本発明の
一実施形態による半導体記憶装置の構成を概念的に示し
た図である。

【００３２】図１において、ＰＡは本半導体記憶装置の
中央領域（Ｉ／Ｏパッド領域と呼ばれるチップ上中心線
付近の中央帯状領域）に設けられ、外部と接続される入
出力パッドである。同中央領域の両外側には後述するメ
モリセルアレイ等が隣接しており、入出力パッドＰＡは
それら両外側にあるメモリセルアレイ等のいずれか一方
により近い側に配置され、他側には図示せぬコントロー
ル回路等が配置されている。

【００３３】尚、図中の入出力パッドＰＡは、データ入
出力用の１つのパッドを例示したものであって、この１
つのパッドにデータ入出力用のパッドが限定されるわけ
ではなく、入出力データの幅に応じて複数のパッドが入
出力パッドとして設けられる。又、図示は省略するが、
本半導体記憶装置は、それらの入出力用パッド以外に、
アドレス信号入力用の複数のパッドや制御信号入力用の
複数のパッド、基本クロック入力用のパッド等を有し、
それぞれのパッドから書込ないし読出の動作に必要な所
定の信号を受けるようになっている。

【００３４】入出力パッドＰＡでは、本半導体記憶装置
が設けられるシステム内の基本クロックに同期したシリ
アルデータが入出力される。このシリアルデータは、同
基本クロックの立上りと立下りのそれぞれの時点に１ビ
ットずつのデータが含まれるものとなっている。以下、
この入出力パッドＰＡで（外部との間で）入出力される
基本クロック立上り時のデータをｅｖｅｎデータ、立下
り時のデータをｏｄｄデータという。但し、半導体記憶
装置内部ではｅｖｅｎデータとｏｄｄデータをクロック
の立上りか立下りのいずれで処理するかについての制約
がないので、内部処理に関してはクロックタイミングを
反転させても差しさえない。このため、内部処理のクロ
ックタイミングは設計上の便宜等を考慮して適宜決定さ
れる。そこで、本半導体記憶装置においては、外部との
関係では立上り時にｅｖｅｎデータを、立下り時にｏｄ
ｄデータを入出力するのに対し、内部では立下り時にｅ
ｖｅｎデータを、立上り時にｏｄｄデータを処理するも
のとして以下の話を進めることにする。

【００３５】ＤＥ−ＭＵＸは入出力パッドＰＡの直近に
設けられたデマルチプレクサであり、図示せぬ所定のバ
ッファ等と共に入力回路を構成する。このデマルチプレ
クサＤＥ−ＭＵＸは、入出力パッドＰＡへ入力されたシ
リアルデータ（書込データ）を基本クロック（図中の符
号“ＣＬＫ”）に従ってｅｖｅｎデータとｏｄｄデータ
に分け、ｅｖｅｎデータをシリアル−パラレル変換回路
Ｓ−Ｐｅへ、ｏｄｄデータをシリアル−パラレル変換回
路Ｓ−Ｐｏへとそれぞれ供給する。

【００３６】ここで、デマルチプレクサＤＥ−ＭＵＸ
は、それぞれのビットのｅｖｅｎデータを基本クロック
ＣＬＫの立下り時から出力し始め、その出力を次の立下
り時まで保持する。又、それぞれのビットのｏｄｄデー
タを基本クロックＣＬＫの立上り時から出力し始め、次
の立上り時まで保持する。これにより、ｅｖｅｎデー
タ、ｏｄｄデータを外部とのデータ入出力周期の倍の周
期で連続する２相のシリアル信号形態とし、それぞれシ
リアル−パラレル変換回路Ｓ−Ｐｅ、Ｓ−Ｐｏへ順次供
給する。

【００３７】シリアル−パラレル変換回路Ｓ−Ｐｅ、Ｓ
−Ｐｏは、それぞれデマルチプレクサＤＥ−ＭＵＸから
順次供給された所定ビット数のｅｖｅｎデータ、ｏｄｄ
データをパラレルに変換してライトアンプＷＡｅ、ＷＡ
ｏへ出力する。ライトアンプＷＡｅ、ＷＡｏは、それぞ
れシリアル−パラレル変換回路Ｓ−Ｐｅ、Ｓ−Ｐｏから
出力されたパラレルのｅｖｅｎデータ、ｏｄｄデータを
所定の信号レベルにしてメモリセルアレイＳＡｅ、ＳＡ
ｏの領域へ出力する。

【００３８】メモリセルアレイＳＡｅ、ＳＡｏは、半導
体記憶素子等からなる複数のメモリセルが配列された記
憶素子領域であり、それぞれデータの書込時にはライト
アンプＷＡｅ、ＷＡｏから出力されたパラレルデータが
書き込まれる。従って、セルアレイＳＡｅにはｅｖｅｎ
データのみが格納され、メモリセルアレイＳＡｏにはｏ
ｄｄデータのみが格納されることになり、データの読出
時には上記所定ビット数のｅｖｅｎデータがパラレルで
メモリセルアレイＳＡｅからデータアンプＤＡｅへ出力
され、上記所定ビット数のｏｄｄデータはパラレルでメ
モリセルアレイＳＡｏからデータアンプＤＡｏへ出力さ
れる。

【００３９】データアンプＤＡｅ、ＤＡｏは、それぞれ
メモリセルアレイＳＡｅ、ＳＡｏから読み出されたｅｖ
ｅｎデータ、ｏｄｄデータを増幅してパラレル−シリア
ル変換回路Ｐ−Ｓｅ、Ｐ−Ｓｏへ出力する信号増幅手段
である。

【００４０】パラレル−シリアル変換回路Ｐ−Ｓｅは、
それぞれのビットのｅｖｅｎデータをクロックＣＬＫｅ
の立下りに同期して順次出力していき、各立下り間では
各ビットデータの出力を保持している。一方、パラレル
−シリアル変換回路Ｐ−Ｓｏは、それぞれのビットのｏ
ｄｄデータをクロックＣＬＫｏの立上りに同期して順次
出力していき、各立上り間では各ビットデータの出力を
保持している。ここにいうクロックＣＬＫｅ、ＣＬＫｏ
とは、それぞれ基本クロックＣＬＫをｅｖｅｎデータ、
ｏｄｄデータの処理の制御用に微調整したクロックであ
り、周波数は基本クロックＣＬＫと同一でこれに適当な
遅延等をかけ、立上りエッジと立下りエッジとをクロッ
クＣＬＫｅ、ＣＬＫｏのそれぞれについて独立に調整し
たものとなっている。このような構成により、パラレル
−シリアル変換回路Ｐ−Ｓｅ、Ｐ−Ｓｏはそれぞれデー
タアンプＤＡｅ、ＤＡｏから出力されたｅｖｅｎデー
タ、ｏｄｄデータを上記同様のシリアル信号形態に変換
してマルチプレクサＭＵＸへ順次供給する。

【００４１】マルチプレクサＭＵＸは、入出力パッドＰ
Ａの直近に設けられ、図示せぬ所定のバッファ等と共に
出力回路を構成する手段であって、その２つのデータ入
力端子がパラレル−シリアル変換回路Ｐ−Ｓｅ、Ｐ−Ｓ
ｏと接続され、出力端子が入出力パッドＰＡと接続され
ており、同出力端子からの出力が外部への出力となる。
このマルチプレクサＭＵＸは、そのクロック入力端子で
基本クロックＣＬＫの供給を受け、基本クロックＣＬＫ
の立上りと立下りで２つのデータ入力端子に入力されて
いるデータを交互に選択して出力する。これにより、基
本クロックＣＬＫの立上り時にはパラレル−シリアル変
換回路Ｐ−Ｓｅからのｅｖｅｎデータを、立下り時には
パラレル−シリアル変換回路Ｐ−Ｓｏからのｏｄｄデー
タを入出力パッドＰＡへ出力することとし、外部に対し
ては基本クロックの立上りと立下りで１ビットずつのデ
ータを含むシリアルデータが出力されるようになってい
る。

【００４２】又、マルチプレクサＭＵＸとパラレル−シ
リアル変換回路Ｐ−Ｓｅとを接続する配線の長さは、デ
マルチプレクサＤＥ−ＭＵＸとシリアル−パラレル変換
回路Ｓ−Ｐｅとを接続する配線の長さより短くなってい
る（パラレル−シリアル変換回路Ｐ−Ｓｅの方がシリア
ル−パラレル変換回路Ｓ−Ｐｅよりも入出力回路の近く
に配置されている。）。そして同様に、マルチプレクサ
ＭＵＸとパラレル−シリアル変換回路Ｐ−Ｓｏとを接続
する配線の長さもデマルチプレクサＤＥ−ＭＵＸとシリ
アル−パラレル変換回路Ｓ−Ｐｏとを接続する配線の長
さより短くなっている。本半導体記憶装置は、このよう
な構成によってデータの書込と読出とで外部との連動動
作形態が異なることに対処するものとなっている。すな
わち、書込処理は、外部からアドレス信号、書込データ
及び書込コマンド等が与えられれば後は内部の処理タイ
ミングに従って書込を完了させることができるのに対
し、読出処理は、外部からアドレス信号及び読出コマン
ド等が与えられてから所定の時間内に読出データを外部
へ出力しなければならないので、読出データの伝達経路
となる配線の方を短くし、より厳しい時間的制約が課さ
れる読出データの方をより速く伝達させるようになって
いる。

【００４３】ここで、上述した本半導体記憶装置の構成
を採用したＤＲＡＭのレイアウト例を図２に示す。この
図においては、上記構成要素に相当するものの配置部分
を図１と同一符号を付して表してある。

【００４４】図２において、ＣＣはコントロール回路で
あり、ＤＬＬ（Delayed Locked Loop；タイミング発生
回路、クロック調整回路）や内部降圧用の基準電圧発生
回路、昇圧回路、ＢＢＧ（Back Bias Generator；基板
電位発生回路）、リダンダンシヒューズ等、種々の制御
用回路によって構成されている。図示のレイアウト例
は、このコントロール回路ＣＣが中央領域内のメモリセ
ルアレイＳＡｏ側に配置され、上記入出力パッドＰＡが
メモリセルアレイＳＡｅ側に配置されたものとなってい
る。又、煩雑となるため図示は省略したが、各入出力パ
ッドＰＡの両脇には上記デマルチプレクサＤＥ−ＭＵＸ
等からなる入力回路とマルチプレクサＭＵＸ等からなる
出力回路とが配置されている。尚、ＲＤはロウアドレス
のデコーダ、ＣＤはカラムアドレスのデコーダであり、
外部から指定された書込アドレスないし読出アドレスに
対応するメモリセルを活性化する。

【００４５】上記シリアル−パラレル変換回路Ｓ−Ｐ
ｅ、ライトアンプＷＡｅ、データアンプＤＡｅ及びパラ
レル−シリアル変換回路Ｐ−Ｓｅは、セルアレイＳＡｅ
に隣接して配置されている（図２中の上段部分参照）。
一方、シリアル−パラレル変換回路Ｓ−Ｐｏ、ライトア
ンプＷＡｏ、データアンプＤＡｏ及びパラレル−シリア
ル変換回路Ｐ−Ｓｏは、メモリセルアレイＳＡｏに隣接
して配置されている（同下段部分参照）。これにより、
メモリセルアレイＳＡｅ側にはｅｖｅｎデータ専用の記
憶部が形成され、メモリセルアレイＳＡｏ側にはｏｄｄ
データ専用の記憶部が形成されている（以下、これらの
記憶部をそれぞれ「ｅｖｅｎデータ記憶部」、「ｏｄｄ
データ記憶部」という。）。

【００４６】そして、読出動作において一番最初に出力
すべきビットのデータが記憶されている記憶部の方が入
出力パッドＰＡにより近い位置に配置されている。すな
わち、入出力パッドＰＡがいずれかのメモリセルアレイ
側に寄って配置されているので、そのメモリセルアレイ
側が読出データ１ワードのうちで一番最初に読み出して
出力すべき先頭データの記憶部となっている（一番最初
の読出ビットデータはスペックないしシステム構成等に
応じて予め決まっている。）。

【００４７】ここに、読出データの１ワードとは、外部
からの１回のアクセスによって連続して読み出されるデ
ータの集合を意味する。例えば、図１の半導体記憶装置
の構成からなる記憶ブロックが図２のレイアウト内に３
２ブロック搭載されて１つの半導体記憶装置を構成し、
それぞれのブロックが８ビット分（４クロック分）のデ
ータをまとめて読み書きするものであったとすると、基
本クロックの立上りと立下りのそれぞれで外部と授受さ
れるデータは全体として３２ビット幅である。そこでこ
れを１バイトと呼ぶことにすると、外部からの１回のア
クセスでは連続して８バイトのデータが読み出されるの
で、１ワードは８バイト（３２×８ビット）のデータと
いうことになる。

【００４８】すなわち、本半導体記憶装置の内部では１
ワードを１つのアドレスとして処理し、外部に接続され
て本半導体記憶装置をアクセスするＣＰＵ等では１バイ
トのデータを１つのアドレスとして処理する。上述の例
でいえば、外部から１つのアドレスが指定されると、各
ブロックでは次のアドレスが入力されることなく８ビッ
トの連続したアドレスのデータが読み書きされる。この
場合、各ブロックにおいては、基本クロック４周期で入
出力される８ビットのデータをまとめて読み書きするの
で、１ワードのデータ入出力周期に対しては４倍相当の
内部処理周期を確保することができる（但し、連続する
アドレスのデータは８ビットに限られるものではない。
又、１バイトのデータ幅も４ビット、８ビット、１６ビ
ット、３２ビット、６４ビット、…等、レイアウト内の
ブロック数等に応じた任意のビット数としてよい。）。

【００４９】図２のレイアウト例は、一度の読出動作
（所定のビット数からなる１ワードデータの読出動作）
における一番最初の読出データがｅｖｅｎデータ中の１
ビットである場合の具体的構成例を示しており、入出力
パッドＰＡがメモリセルアレイＳＡｅ側のｅｖｅｎデー
タ記憶部により近い位置に配置され、メモリセルアレイ
ＳＡｏ側のｏｄｄデータ記憶部とはコントロール回路Ｃ
Ｃを隔てて遠くなっている。このため、パラレル−シリ
アル変換回路Ｐ−ＳｅとマルチプレクサＭＵＸとの間の
配線長がパラレル−シリアル変換回路Ｐ−Ｓｏとマルチ
プレクサＭＵＸとの間の配線長よりも短くなっている。

【００５０】本半導体記憶装置においては、このように
各記憶部及び入出力パッド等が配置され、パラレル−シ
リアル変換回路Ｐ−Ｓｅ、Ｐ−Ｓｏの出力が入出力パッ
ドＰＡ直近にあるマルチプレクサＭＵＸのデータ入力端
子へ接続されている。従って、一番最初に出力すべき読
出データについては、常に、パラレル−シリアル変換回
路からマルチプレクサＭＵＸまでの距離が近く、短い方
の配線を介して伝達されることになる。

【００５１】＜動作＞ （１）書込動作 次に、上記構成による動作について説明する。まず、デ
ータの書込時にあっては、外部から入出力パッドＰＡへ
書込データが入力されると共に先頭の書込アドレスが入
力され、データを書き込むメモリセルの指定がなされ
る。

【００５２】すると、その書込データがデマルチプレク
サＤＥ−ＭＵＸによりｅｖｅｎデータとｏｄｄデータに
分けられ、ｅｖｅｎデータはシリアル−パラレル変換回
路Ｓ−Ｐｅへ供給され、ｏｄｄデータはシリアル−パラ
レル変換回路Ｓ−Ｐｏへ供給される。これにより、シリ
アル−パラレル変換回路Ｓ−Ｐｅ、Ｓ−Ｐｏで取り込ま
れたｅｖｅｎデータ、ｏｄｄデータがそれぞれパラレル
データに変換され、ライトアンプＷＡｅ、ＷＡｏを介し
てメモリセルアレイＳＡｅ、ＳＡｏ内の所定のメモりセ
ルにそれぞれ書き込まれる。

【００５３】尚、ここにいう所定のメモリセルは、指定
された書込アドレスに対応するものである。このような
メモリセルは、各アドレスに対応するｅｖｅｎデータ、
ｏｄｄデータのメモリセル領域をそれぞれメモリセルア
レイＳＡｅ、ＳＡｏにおいて予め定めておくことで決定
する。

【００５４】（２）読出動作 そしてデータの読出時においては、外部から先頭の読出
アドレスの指定がなされると、それに対応するメモリセ
ルアレイＳＡｅ内のメモリセルから読出データ中のｅｖ
ｅｎデータが出力され、同様にメモリセルアレイＳＡｏ
内の対応メモリセルからｏｄｄデータが出力される。こ
れらのデータはそれぞれデータアンプＤＡｅ、ＤＡｏを
介してパラレル−シリアル変換回路Ｐ−Ｓｅ、Ｐ−Ｓｏ
へ出力される。

【００５５】今、一番最初に出力すべき先頭読出データ
がｅｖｅｎデータ中のビットデータであり、ｅｖｅｎデ
ータ記憶部の方が入出力パッドＰＡ近くに配置されてい
たとする（すなわち、図２のようなレイアウト構成であ
ったとする。）。この場合、パラレル−シリアル変換回
路Ｐ−Ｓｅにおいては、データアンプＤＡｅからのｅｖ
ｅｎデータを取り込むと共に、そのうちの一番最初の読
出データをクロックＣＬＫｅが立ち下がった時点で直ち
にマルチプレクサＭＵＸへ供給する。

【００５６】すると、その最初の読出データはパラレル
−シリアル変換回路Ｐ−Ｓｅから上述した短い方の配線
を介して伝達され、短時間でマルチプレクサＭＵＸへ到
達する。これにより、マルチプレクサＭＵＸにおける選
択出力動作を開始できる状態となり、基本クロックＣＬ
Ｋが立ち上がった時点で当該読出データが入出力パッド
ＰＡへ出力される。

【００５７】一方、このときパラレル−シリアル変換回
路Ｐ−Ｓｏにおいては、データアンプＤＡｏからのｏｄ
ｄデータを取り込むと共に、ｏｄｄデータ中で一番最初
に出力すべきビットデータ、換言すれば２番目に出力す
べき読出データをクロックＣＬＫｏが立ち上がった時点
で直ちにマルチプレクサＭＵＸへ供給する。すると、そ
の２番目の読出データはパラレル−シリアル変換回路Ｐ
−ＳｏからマルチプレクサＭＵＸまでの長い方の配線を
介して伝達される。

【００５８】ここで、マルチプレクサＭＵＸがｏｄｄデ
ータの方を選択出力するのは、上記最初の読出データを
選択出力してから基本クロック半周期分の時間が経過し
た後である。このため、２番目の読出データはその時間
内にマルチプレクサＭＵＸまで到達すればよい。

【００５９】これに対し、各パラレル−シリアル変換回
路からマルチプレクサＭＵＸまでの信号到達時間差は、
例えば図２中の中央領域の幅が１５００μｍで入出力パ
ッドＰＡが図中Ｗ1：Ｗ2＝１２００：３００の位置に設
けられているとすると０．１ｎｓ程度である。基本クロ
ックＣＬＫの周波数が４００ＭＨｚの場合、同周波数で
の半周期は１．２５ｎｓであるので、マルチプレクサＭ
ＵＸからは上記最初の読出データが出力されてから１．
２５ｎｓ後に２番目の読出データが出力されることにな
る。従って、２番目の読出データを上記時間内にマルチ
プレクサＭＵＸまで到達させることは十分可能であり、
２番目の読出データはマルチプレクサＭＵＸでの選択出
力に間に合い、何等の支障もなく入出力パッドＰＡへ出
力される。

【００６０】以後、パラレル−シリアル変換回路Ｐ−Ｓ
ｅからはクロックＣＬＫｅの立下りに同期して順次ｅｖ
ｅｎデータが供給され、パラレル−シリアル変換回路Ｐ
−ＳｏからはクロックＣＬＫｏの立上りに同期して順次
ｏｄｄデータが供給される。そして、マルチプレクサＭ
ＵＸでそれらが交互に選択され、基本クロックＣＬＫの
立上りと立下りで変化する高速なシリアルデータとなっ
て入出力パッドＰＡへ出力される。

【００６１】以上が本半導体記憶装置における書込及び
読出の動作である。上述したように、本半導体記憶装置
では一番最初の読出データが常に短い方の配線を介して
出力回路へ伝達されるので、読出アドレスの如何に拘わ
らず、読出はすべて上記読出動作同様の過程によって行
われ、常に一番最初の読出データが迅速に出力される。
従って、入出力パッドに近い方のメモリセルアレイから
読み出しを行う動作、すなわち、速い方の読出動作によ
って動作速度特性が決定されることになり、より高速な
動作が可能となる。

【００６２】例えば、上記基本クロック周波数４００Ｍ
Ｈｚの例では、約０．１ｎｓの動作時間短縮による高速
化が図れる。すなわち、基本クロック周波数が４００Ｍ
Ｈｚの場合、最初の読出データは、外部へ出力すべきタ
イミングである基本クロックの立上りエッジより約０．
６２５ｎｓ程前にマルチプレクサＭＵＸの入力端で確定
していなければならない。これに対し、上述の０．１ｎ
ｓという信号到達時間差は、その０．６２５ｎｓの１６
％も占める時間差となっており、製造ばらつきなどを考
慮すると決して無視できるものではない。このため、最
初の読出データを長い方の配線で伝達させると必ずしも
適切に出力できるとは限らず、動作速度特性を０．１ｎ
ｓ遅い方に設定せざるを得ない。これを本半導体記憶装
置では最初の読出データを常に短い方の配線で伝達する
ことによって確実に出力されるようにし、動作速度特性
を０．１ｎｓ速い方とすることを可能としている。

【００６３】又、本半導体記憶装置では、一のメモリセ
ルアレイ側をｅｖｅｎデータ専用の記憶部とし、他のメ
モリセルアレイ側をｏｄｄデータ専用の記憶部としたの
で、読出動作中いずれか一方のメモリセルアレイからの
読出データを出力させておく手段（図１０でいえばマル
チプレクサ１０７−ｅ及び１０７−ｏ）が不要となる。
これにより、読出データの伝達遅延要素を削減すること
ができ、更に高速な動作が可能となると共に、構成の簡
略化ないし縮小化が図れる（例えば、上記基本クロック
周波数４００ＭＨｚの例では、約０．２ｎｓの動作時間
短縮による高速化が図れる。）。

【００６４】加えて、本半導体記憶装置においては、デ
マルチプレクサＤＥ−ＭＵＸ以降からマルチプレクサＭ
ＵＸ以前まで、ｅｖｅｎデータとｏｄｄデータを処理す
るための構成がそれぞれ完全に独立しているので、上記
クロックＣＬＫｅとＣＬＫｏをそれぞれ別個に微調整す
ることができる。これにより、クロックＣＬＫｅについ
ては立下りエッジのみを基準としてこれを適当に前後さ
せ、クロックＣＬＫｏについては立上りエッジのみを基
準としてこれを適当に前後させることができ、上述した
動作を実現する最適な動作制御クロックを容易に供給す
ることができる。

【００６５】＜各構成要素の具体例＞続いて、上記半導
体記憶装置におけるいくつかの構成要素につき、更に具
体的な構成例を説明する。

【００６６】（１）シリアル−パラレル変換回路 上記シリアル−パラレル変換回路Ｓ−Ｐｅの具体的な構
成例を図３に示す。これは、上記半導体記憶装置におい
て一度の書込で８ビットのデータを書き込むこととした
場合の構成例である。すなわち、シリアル−パラレル変
換回路Ｓ−Ｐｅは、書込データ中のｅｖｅｎデータのみ
をパラレルに変換するものであるので、図示のように４
段のフリップフロップＦ６、Ｆ４、Ｆ２及びＦ０と４つ
のラッチＬ６、Ｌ４、Ｌ２及びＬ０によって構成され、
８ビットの書込データ中４ビットのｅｖｅｎデータを処
理するものとなっている。

【００６７】フリップフロップＦ６、Ｆ４、Ｆ２、Ｆ０
は、それぞれネガティブエッジトリガ型のＤフリップフ
ロップであり、クロック入力端子で基本クロックＣＬＫ
の供給を受け、その立下りエッジに従って入力データを
取り込み、後段へ送出する。フリップフロップＦ６のデ
ータ入力端子は、上記デマルチプレクサＤＥ−ＭＵＸと
接続され（図示略）、入力データＩＮとしてｅｖｅｎデ
ータの供給を受けるようになっている。一方、他のフリ
ップフロップＦ４、Ｆ２、Ｆ０のデータ入力端子は、そ
れぞれ前段のフリップフロップのデータ出力端子と接続
され、それぞれのフリップフロップからの出力がラッチ
Ｌ６、Ｌ４、Ｌ２、Ｌ０の入力データｉ６、ｉ４、ｉ
２、ｉ０として供給されるようになっている。

【００６８】ラッチＬ６、Ｌ４、Ｌ２、Ｌ０は、それぞ
れラッチ信号ＬＡＴを受け、これがＨレベルに立ち上が
ったときに入力端子へ供給されている入力データｉ６、
ｉ４、ｉ２、ｉ０をラッチする。これらラッチＬ６、Ｌ
４、Ｌ２、Ｌ０の入力端子は、それぞれフリップフロッ
プＦ６、Ｆ４、Ｆ２、Ｆ０のデータ出力端子と接続さ
れ、それぞれのフリップフロップからの出力が入力デー
タｉ６、ｉ４、ｉ２、ｉ０として供給されるようになっ
ている。又、ラッチＬ６、Ｌ４、Ｌ２、Ｌ０は、それぞ
れラッチしたデータを出力データｏｕｔ６、ｏｕｔ４、
ｏｕｔ２、ｏｕｔ０として出力するが、それらの出力の
端子は上記ライトアンプＷＡｅと接続されており（図示
略）、出力データｏｕｔ６、ｏｕｔ４、ｏｕｔ２、ｏｕ
ｔ０はライトアンプＷＡｅによってメモリセルアレイＳ
Ａｅ内に書き込まれることになる。

【００６９】このような構成において、デマルチプレク
サＤＥ−ＭＵＸから供給される４ビットシリアルのｅｖ
ｅｎデータがパラレルデータに変換される。その動作の
タイミングチャートを図４に示す。まず、ｅｖｅｎデー
タの第１番目のビットのデータ“data０”が入力データ
ＩＮとして供給され、その供給期間中の時刻ｔ0で基本
クロックＣＬＫが立ち下がると、フリップフロップＦ６
がデータ“data０”を取り込んでこれを出力し、フリッ
プフロップＦ４及びラッチＬ６への入力データｉ６が
“data０”となる。

【００７０】次いで、ｅｖｅｎデータの第２番目のデー
タ“data２”が供給され、その供給期間中の時刻ｔ1で
基本クロックＣＬＫが立ち下がると、上記同様にしてフ
リップフロップＦ４等への入力データｉ６は“data２”
となる。又、この直前の入力データｉ６であった“data
０”は、フリップフロップＦ４で取り込まれて出力さ
れ、フリップフロップＦ２及びラッチＬ４への入力デー
タｉ４となる。

【００７１】以後においても同様にして新たなｅｖｅｎ
データの供給と基本クロックＣＬＫの立下りがある度に
データがシフトする。すなわち、時刻ｔ2では、入力デ
ータｉ６が“data４”となると共に、直前の入力データ
ｉ６、ｉ４がフリップフロップＦ４、Ｆ２の出力となっ
て入力データｉ４、ｉ２が“data２”、“data０”とな
り、時刻ｔ3では、入力データｉ６が“data６”となる
と共に、直前の入力データｉ６、ｉ４、ｉ２がフリップ
フロップＦ４、Ｆ２、Ｆ０の出力となって入力データｉ
４、ｉ２、ｉ０が“data４”、“data２”、“data０”
となる。

【００７２】そして、時刻ｔ3でのデータシフトが完了
した後、時刻ｔ4でラッチ信号ＬＡＴが立ち上がる。す
ると、この時の入力データｉ６、ｉ４、ｉ２、ｉ０であ
る“data６”、“data４”、“data２”、“data０”が
それぞれラッチＬ６、Ｌ４、Ｌ２、Ｌ０にラッチされ、
出力データｏｕｔ６、ｏｕｔ４、ｏｕｔ２、ｏｕｔ０と
して一斉に出力される。これにより、４ビットシリアル
で供給されたｅｖｅｎデータ“data０”、“data２”、
“data４”及び“data６”がパラレルに変換されてライ
トアンプＷＡｅへ出力される。尚、時刻ｔ5でラッチ信
号ＬＡＴは立ち下がるが、ラッチＬ６、Ｌ４、Ｌ２及び
Ｌ０の出力は書込動作中保持される。

【００７３】シリアル−パラレル変換回路Ｓ−Ｐｅの具
体例は以上の通りであるが、シリアル−パラレル変換回
路Ｓ−Ｐｏについては、フリップフロップＦ６、Ｆ４、
Ｆ２、Ｆ０の代わりに４段のポジティブエッジトリガ型
Ｄフリップフロップを用いれば上記同様に構成すること
ができる。

【００７４】（２）パラレル−シリアル変換回路 上記パラレル−シリアル変換回路Ｐ−Ｓｅ及びＰ−Ｓｏ
の具体的な構成例を図５に示す。これも上記半導体記憶
装置で一度に８ビットの書込を行うこととした場合の構
成例であり、上述したシリアル−パラレル変換回路の具
体例と対応している。すなわち、図中上段側のパラレル
−シリアル変換回路Ｐ−Ｓｅは、読出データ中のｅｖｅ
ｎデータのみをシリアルに変換するもので、図示のよう
に４段のフリップフロップＳＦ６、ＳＦ４、ＳＦ２及び
ＳＦ０によって構成され、８ビットの読出データ中４ビ
ットのｅｖｅｎデータを処理するものとなっている。一
方、図中下段側のパラレル−シリアル変換回路Ｐ−Ｓｏ
は、読出データ中のｏｄｄデータのみをシリアルに変換
するもので、図示のように４段のフリップフロップＳＦ
７、ＳＦ５、ＳＦ３及びＳＦ１並びにラッチＬｏによっ
て構成され、４ビットのｏｄｄデータを処理するものと
なっている。

【００７５】フリップフロップＳＦ０〜ＳＦ７は、それ
ぞれ２つのデータ入力端子を有し、いずれか一方のデー
タ入力端子へ入力されているデータを選択して出力する
セレクタ付きのフリップフロップである。これらフリッ
プフロップのうち、パラレル−シリアル変換回路Ｐ−Ｓ
ｅ側（ｅｖｅｎ側）のＳＦ６、ＳＦ４、ＳＦ２、ＳＦ０
は、それぞれ一方のデータ入力端子が上記データアンプ
ＤＡｅと接続され（図示略）、入力データｉｎ６、ｉｎ
４、ｉｎ２、ｉｎ０としてメモリセルアレイＳＡｅから
読み出された４ビットパラレルのｅｖｅｎデータが供給
されるようになっている。一方、パラレル−シリアル変
換回路Ｐ−Ｓｏ側（ｏｄｄ側）のＳＦ７、ＳＦ５、ＳＦ
３、ＳＦ１は、それぞれ一方のデータ入力端子が上記デ
ータアンプＤＡｏと接続され（図示略）、入力データｉ
ｎ７、ｉｎ５、ｉｎ３、ｉｎ１としてメモリセルアレイ
ＳＡｏから読み出された４ビットパラレルのｏｄｄデー
タが供給されるようになっている。

【００７６】又、フリップフロップＳＦ６及びＳＦ７の
他方のデータ入力端子は、グランドレベル等の所定のＬ
レベル電極と接続されており、フリップフロップＳＦ０
〜ＳＦ５の他方のデータ入力端子は、それぞれ図示前段
のフリップフロップのデータ出力端子と接続されて各フ
リップフロップからの出力データｏ２〜ｏ７が供給され
るようになっている。そして、ｅｖｅｎ側最後段のフリ
ップフロップＳＦ０のデータ出力端子は上記マルチプレ
クサＭＵＸの一方の入力端子と接続されており、同出力
端子からの出力データＯＵＴｅはマルチプレクサＭＵＸ
を介して入出力パッドＰＡへの出力ＯＵＴとなる。

【００７７】一方、ｏｄｄ側最後段のフリップフロップ
ＳＦ１のデータ出力端子はラッチＬｏの入力端子と接続
され、ラッチＬｏの出力端子がマルチプレクサＭＵＸの
他方の入力端子と接続されている。ラッチＬｏは、クロ
ックＣＬＫｏの供給を受け、その立上りエッジで入力端
子に供給されているデータを保持してマルチプレクサＭ
ＵＸへ出力する。これにより、フリップフロップＳＦ１
の出力がクロックＣＬＫｏの立上り時にｏｄｄ側からの
出力データＯＵＴｏとして出力され、マルチプレクサＭ
ＵＸを介して入出力パッドＰＡへの出力ＯＵＴとなる。

【００７８】ここで、フリップフロップＳＦ０は、連続
する読出データのうちの先頭データとなる入力データｉ
ｎ０を保持する保持手段に相当し、続く読出データとな
る入力データｉｎ２、ｉｎ４、ｉｎ６の保持手段である
フリップフロップＳＦ２、ＳＦ４、ＳＦ６よりも入出力
パッドＰＡ（マルチプレクサＭＵＸ）に近い位置に配置
されている。これにより、先頭データが入出力パッドＰ
Ａに到達する時間が短くなり、読出に要する時間を短縮
することができるようになっている。尚、ｏｄｄ側につ
いては、フリップフロップＳＦ１（及びラッチＬｏ）が
ｏｄｄ側の先頭データとなる入力データｉｎ１を保持す
る保持手段に相当し、続くｏｄｄ側の読出データとなる
入力データｉｎ３、ｉｎ５、ｉｎ７の保持手段であるフ
リップフロップＳＦ３、ＳＦ５、ＳＦ７よりも入出力パ
ッドＰＡ（マルチプレクサＭＵＸ）に近い位置に配置さ
れている。

【００７９】又、各フリップフロップＳＦ０〜ＳＦ７に
おけるデータの選択は、ロード信号Ｌｏａｄに従う。ロ
ード信号Ｌｏａｄは、読出開始時の所定時間中Ｈレベル
となり、このときフリップフロップＳＦ０〜ＳＦ７は入
力データｉｎ０〜ｉｎ７の方を選択し、同所定時間中以
外ではＬレベルとなってフリップフロップＳＦ０〜ＳＦ
７に上記他方のデータ入力端子からの入力を選択させ
る。フリップフロップＳＦ０〜ＳＦ７は、このようにし
てロード信号Ｌｏａｄに応じたデータ選択を行いつつ、
クロック入力端子で上記クロックＣＬＫｅないしＣＬＫ
ｏの供給を受け、その立下りに従ってデータを後段へ送
出する。

【００８０】このような構成において、データ読出時に
データアンプＤＡｅ及びＤＡｏから供給される４ビット
パラレルのｅｖｅｎデータ及びｏｄｄデータがシリアル
データに変換される。その動作のタイミングチャートを
図６に示す。

【００８１】図６において、最上段の“ＣＬＫ（内
部）”は、外部から取り込んで半導体記憶装置内部で使
用している基本クロックＣＬＫを示し、下から２段目の
“ＣＬＫ（外部）”は、外部で使用されている基本クロ
ックＣＬＫを示す。又、ｏｄｄ側からはクロックの立上
り時にデータを出力するので、立上りエッジの調整の方
が重要であることから、クロックＣＬＫｏは、図示のよ
うに立上りエッジを鋭くし、立下りの方はあまりケアせ
ずに鈍らせてある。一方、ｅｖｅｎ側からはクロックの
立下り時にデータを出力するので、立下りエッジの調整
の方が重要であることから、クロックＣＬＫｅは、図示
のように立下りエッジを鋭くし、立上りの方はあまりケ
アせずに鈍らせてある。本半導体記憶装置では、このよ
うに高速動作に必要なエッジのみを鋭くして他方のエッ
ジを鈍らせることにより、消費電流やノイズを低減する
ことができるようになっている（このようなクロックＣ
ＬＫｏ及びＣＬＫｅを生成するための具体的構成につい
ては後述する。）。尚、最下段の“ＯＵＴ”は、マルチ
プレクサＭＵＸから出力されて入出力パッドＰＡからの
外部出力となるデータであり、“d０”、“d１”、…、
“d７”はそれぞれ“data０”、“data１”、…、“dat
a７”を略記したものである。

【００８２】図５中、ｅｖｅｎ側のフリップフロップＳ
Ｆ０、ＳＦ２、ＳＦ４及びＳＦ６で構成された部分と、
ｏｄｄ側のフリップフロップＳＦ１、ＳＦ３、ＳＦ５及
びＳＦ７で構成された部分とについては、それぞれがｅ
ｖｅｎデータかｏｄｄデータを処理するという点では異
なるが、双方のデータ処理形態自体は同様である。この
ため、図６のタイミングチャート中にはｅｖｅｎ側の処
理動作についてのみ示してある（図６中のＣＬＫｅ〜Ｏ
ＵＴｅ）。以下、これらの図面を参照しつつ、データア
ンプＤＡｅ及びＤＡｏから供給されるパラレルデータを
シリアルデータに変換する処理動作（パラレル−シリア
ル変換回路Ｐ−Ｓｅ及びＰ−Ｓｏの動作）を説明する。

【００８３】まず、ｅｖｅｎデータの各ビットのデータ
“data６”、“data４”、“data２”、“data０”がそ
れぞれデータアンプＤＡｅから入力データｉｎ６、ｉｎ
４、ｉｎ２、ｉｎ０として供給され始める（時刻ｔ1
0）。そして、その供給期間中の時刻ｔ11にロード信号
ＬｏａｄがＨレベルとなり、次いで時刻ｔ12でクロック
ＣＬＫｅが立ち下がる。すると、フリップフロップＳＦ
６、ＳＦ４、ＳＦ２、ＳＦ０はそれぞれ入力データｉｎ
６、ｉｎ４、ｉｎ２、ｉｎ０の方を選択し、“data
６”、“data４”、“data２”、“data０”を取り込ん
で出力する。これにより、出力データｏ６、ｏ４、ｏ２
は“data６”、“data４”、“data２”となり、出力デ
ータＯＵＴｅは“data０”となる。

【００８４】ここで、上記同様、一番最初に出力すべき
読出データがｅｖｅｎデータ中のビットデータ（第１番
目のビットデータ“data０”）であったとする。この場
合、マルチプレクサＭＵＸにおいては“data０”を一番
最初に選択出力しなければならないので、出力データＯ
ＵＴｅの“data０”は時刻ｔ12でのクロックＣＬＫｅの
立下りによってフリップフロップＳＦ０からマルチプレ
クサＭＵＸまで直ちに伝達されなければならない。

【００８５】これに対し、本半導体記憶装置では、かか
る場合におけるｅｖｅｎデータ記憶部の配置を入出力パ
ッドＰＡ近くとするので、出力データＯＵＴｅは短時間
で素速くマルチプレクサＭＵＸまで到達する。従って、
マルチプレクサＭＵＸにおいては、時刻ｔ12でのクロッ
クＣＬＫｅの立下り直後に、外部の基本クロックＣＬＫ
の立上りに合わせて一番最初の読出データ“data０”を
入出力パッドＰＡへ出力することとすることができる
（図６中、出力データＯＵＴの“d０”がこれに当た
る。）。

【００８６】尚、この間ｏｄｄ側においても同様な動作
が実行されている。すなわち、ｏｄｄデータ中で一番最
初に出力すべき読出データ“data１”がクロックＣＬＫ
ｏの立下りでフリップフロップＳＦ１から出力され、続
くクロックＣＬＫｏの立上り時にラッチＬｏに取り込ま
れてマルチプレクサＭＵＸへ出力される（図中、出力デ
ータＯＵＴｏの“data１”参照）。パラレル−シリアル
変換回路Ｐ−ＳｏからマルチプレクサＭＵＸまでの距離
はパラレル−シリアル変換回路Ｐ−Ｓｅからのそれと比
較して長いが、“data１”となったラッチＬｏからの出
力データＯＵＴｏは上記“data０”の出力後にマルチプ
レクサＭＵＸまで到達すればよく、これについては上述
したように何等の支障もない。

【００８７】その後、時刻ｔ13でロード信号Ｌｏａｄが
Ｌレベルとなり、次いで時刻ｔ14にクロックＣＬＫｅが
立ち下がったとすると、フリップフロップＳＦ６はＬレ
ベル電極からの入力を選択して出力し、フリップフロッ
プＳＦ４、ＳＦ２、ＳＦ０はそれぞれ出力データｏ６、
ｏ４、ｏ２の方を選択して出力する。これにより、出力
データｏ６は読出データとして意味を持つデータではな
くなり、出力データｏ４、ｏ２、ＯＵＴｅは“data
６”、“data４”、“data２”となってマルチプレクサ
ＭＵＸへ“data２”が供給される。

【００８８】以後、クロックＣＬＫｅの立下りがある度
にフリップフロップＳＦ６、ＳＦ４、ＳＦ２、ＳＦ０が
Ｌレベル電極ないし前段のフリップフロップからの入力
を選択出力し、データが順次シフトしていく。すなわ
ち、時刻ｔ15では出力データｏ４、ｏ２が出力データｏ
２、ＯＵＴｅにシフトしてマルチプレクサＭＵＸへ“da
ta４”が供給され、時刻ｔ16では出力データｏ２が出力
データＯＵＴｅにシフトしてマルチプレクサＭＵＸへ
“data６”が供給される。

【００８９】このようにして４ビットパラレルで供給さ
れた“data０”、“data２”、“data４”、“data６”
がシリアルに変換されてマルチプレクサＭＵＸへ供給さ
れる。これにより、マルチプレクサＭＵＸにおいては、
基本クロックＣＬＫの立上りに同期してｅｖｅｎデータ
の“data０”、“data２”、“data４”、“data６”が
順次入出力パッドＰＡへ出力される。

【００９０】一方、ｏｄｄ側においても同様にして４ビ
ットパラレルで供給された“data１”、“data３”、
“data５”、“data７”がシリアルに変換される。但
し、それらのシリアルデータは、フリップフロップＳＦ
１から直接マルチプレクサＭＵＸへ供給されるのではな
く、ラッチＬｏを介すことによってクロックＣＬＫｏの
立上り時に順次マルチプレクサＭＵＸへ供給される（図
中のクロックＣＬＫｏ及び出力データＯＵＴｏ参照）。
これにより、マルチプレクサＭＵＸにおいては、基本ク
ロックＣＬＫの立下りに同期してｏｄｄデータの“data
１”、“data３”、“data５”、“data７”が順次入出
力パッドＰＡへ出力される。

【００９１】すなわち、マルチプレクサＭＵＸは、基本
クロックＣＬＫの立上り〜立下りでパラレル−シリアル
変換回路Ｐ−Ｓｅからの“data０”、“data２”、“da
ta４”、“data６”を順次出力し、立下り〜立上りでパ
ラレル−シリアル変換回路Ｐ−Ｓｏからの“data１”、
“data３”、“data５”、“data７”を順次出力する。
これにより、図示のような外部に対する出力データＯＵ
Ｔが入出力パッドＰＡから出力されることになる。

【００９２】（３）マルチプレクサ ・第１構成例 上記マルチプレクサＭＵＸの第１の構成例を図７に示
す。この図において、Ｉ１はマルチプレクサＭＵＸ内で
基本クロックＣＬＫを反転させるインバータであり、入
力側が基本クロックＣＬＫの供給信号線（以下「クロッ
ク供給線」という。）と接続され、出力側がトランスフ
ァーゲートＴ１及びＴ２と接続されている。トランスフ
ァーゲートＴ１は、ＰチャネルトランジスタとＮチャネ
ルトランジスタが図示のように互いに接続されて構成さ
れた伝達ゲートであり、Ｐチャネルトランジスタのゲー
ト電極がクロック供給線と接続され、Ｎチャネルトラン
ジスタのゲート電極がインバータＩ１の出力側と接続さ
れている。トランスファーゲートＴ２も同様の伝達ゲー
トであるが、こちらはＮチャネルトランジスタのゲート
電極がクロック供給線と接続され、Ｐチャネルトランジ
スタのゲート電極がインバータＩ１の出力側と接続され
ている。

【００９３】又、トランスファーゲートＴ１のゲート入
力側は上記パラレル−シリアル変換回路Ｐ−Ｓｏからの
ｏｄｄデータが供給されるデータ線（以下「ｏｄｄデー
タ線」という。）と接続され、トランスファーゲートＴ
２のゲート入力側は上記パラレル−シリアル変換回路Ｐ
−Ｓｅからのｅｖｅｎデータが供給されるデータ線（以
下「ｅｖｅｎデータ線」という。）と接続されている。
そして、トランスファーゲートＴ１及びＴ２のゲート出
力側は共にインバータＩ２の入力側に接続されている。
インバータＩ２は、出力側が上記入出力パッドＰＡと接
続されており（図示略）、トランスファーゲートＴ１又
はＴ２を介して入力されたデータを反転して出力する。

【００９４】ここで、ｅｖｅｎデータ、ｏｄｄデータは
上述したようなパラレル−シリアル変換回路Ｐ−Ｓｅ、
Ｐ−Ｓｏから供給されるが、その供給は上記クロックＣ
ＬＫｅ、ＣＬＫｏに従ってなされる。このため、クロッ
ク供給線を介して供給される基本クロックＣＬＫの立上
りがクロックＣＬＫｅの各立下り間に対応するｅｖｅｎ
データの供給中にあり、同基本クロックＣＬＫの立下り
がクロックＣＬＫｏの各立上り間に対応するｏｄｄデー
タの供給中にあるよう、予めクロックＣＬＫｅ及びＣＬ
Ｋｏは微調整されている（尚、上記図６中のクロックＣ
ＬＫｅ及びＣＬＫｏは、このように微調整されたものが
示されている。）。

【００９５】このような構成において、ｅｖｅｎデータ
とｏｄｄデータが供給され、そのうちのいずれかが基本
クロックＣＬＫに従って出力される。上述した例では、
まずｅｖｅｎデータの方がマルチプレクサＭＵＸへ供給
される（到達する）が、その供給開始直後に基本クロッ
クＣＬＫが立ち上がり、トランスファーゲートＴ１が非
導通状態、Ｔ２が導通状態となる。これにより、ｅｖｅ
ｎデータ線から供給された最初のｅｖｅｎデータがイン
バータＩ２を介して出力される（従って、この構成例の
出力は逆相になる。）。

【００９６】次いで、ｏｄｄデータの方もマルチプレク
サＭＵＸへ供給される（到達する）。そして、基本クロ
ックＣＬＫが立ち下がり、トランスファーゲートＴ１が
導通状態、Ｔ２が非導通状態となる。これにより、上記
最初のｅｖｅｎデータに続いてｏｄｄデータ線から供給
されたｏｄｄデータがインバータＩ２を介して出力され
る。

【００９７】以後、同様にして基本クロックＣＬＫの立
上り、立下りでｅｖｅｎデータ線側、ｏｄｄデータ線側
が交互に導通状態となり、順次供給されてくるｅｖｅｎ
データ、ｏｄｄデータが交互に順次出力されていく。こ
れにより、入出力パッドＰＡからは基本クロックＣＬＫ
の立上りと立下りで１ビットずつのデータを含むシリア
ルデータが出力されることになる。

【００９８】・第２構成例 マルチプレクサＭＵＸの第２の構成例を図８に示す。こ
の図において、（ＣＬＫ）、（ｅｖｅｎ）、（ｏｄｄ）
で示す信号線は、それぞれ上記第１構成例同様のクロッ
ク供給線、ｅｖｅｎデータ線、ｏｄｄデータ線である。
Ｉ３はマルチプレクサＭＵＸ内で基本クロックＣＬＫを
反転させるインバータであり、入力側がクロック供給線
と接続され、出力側がナンド回路Ｎ１の入力側と接続さ
れている。ナンド回路Ｎ１は、もう一方の入力側がｏｄ
ｄデータ線と接続され、出力側がナンド回路Ｎ２の出力
側と共にナンド回路Ｎ３の入力側に接続されており、ナ
ンド回路Ｎ２は、入力側にクロック供給線とｅｖｅｎデ
ータ線が接続されている。ナンド回路Ｎ３は、出力側が
インバータＩ４の入力側と接続されており、インバータ
Ｉ４は、出力側が上記入出力パッドＰＡと接続され（図
示略）、ナンド回路Ｎ３からのデータを反転して出力す
る。

【００９９】このような構成において、ｅｖｅｎデータ
とｏｄｄデータが供給され、そのうちのいずれかが基本
クロックＣＬＫに従って出力される。上記同様、まずｅ
ｖｅｎデータの方がマルチプレクサＭＵＸへ供給される
（到達する）ものとすると、その供給開始直後に基本ク
ロックＣＬＫが立ち上がり、ナンド回路Ｎ２からｅｖｅ
ｎデータが反転出力され、ナンド回路Ｎ１からはｏｄｄ
データの如何に拘わらずＨレベル信号が出力される。こ
れにより、ｅｖｅｎデータ線から供給された最初のｅｖ
ｅｎデータがナンド回路Ｎ２、Ｎ３、インバータＩ４を
介して出力される（従って、この構成例の出力も逆相に
なる。）。

【０１００】次いで、ｏｄｄデータの方もマルチプレク
サＭＵＸへ供給される（到達する）。そして、基本クロ
ックＣＬＫが立ち下がり、ナンド回路Ｎ１からｏｄｄデ
ータが反転出力され、ナンド回路Ｎ２からはｅｖｅｎデ
ータの如何に拘わらずＨレベル信号が出力される。これ
により、上記最初のｅｖｅｎデータに続いてｏｄｄデー
タ線から供給されたｏｄｄデータがナンド回路Ｎ１、Ｎ
３、インバータＩ４を介して出力される。

【０１０１】以後、同様にして基本クロックＣＬＫの立
上り、立下りでｅｖｅｎデータ線側、ｏｄｄデータ線側
が交互に選択され、順次供給されてくるｅｖｅｎデー
タ、ｏｄｄデータが交互に順次出力されていく。これに
より、入出力パッドＰＡからは基本クロックＣＬＫの立
上りと立下りで１ビットずつのデータを含むシリアルデ
ータが出力されることになる。

【０１０２】（４）クロック生成回路 上記クロックＣＬＫｅ及びＣＬＫｏを生成する回路の具
体的な構成例を図９に示す。この図において、ＰＡCは
基本クロックの供給を受けるための基本クロック入力用
パッドであり、上記中央領域の所定位置に設けられ、外
部において使用されている基本クロック（上記図６の
“ＣＬＫ（外部）”に相当する。）の供給線と接続され
ている。ＣＢは入力側が基本クロック入力用パッドＰＡ
Cと接続されたクロックバッファであり、外部からの基
本クロックを半導体記憶装置内部の各所に分配供給す
る。このクロックバッファＣＢから出力される基本クロ
ックＣＬＫが上記図６の“ＣＬＫ（内部）”に相当し、
上記デマルチプレクサＤＥ−ＭＵＸやマルチプレクサＭ
ＵＸ等に供給される。

【０１０３】ＣＧｅ、ＣＧｏは、それぞれクロックバッ
ファＣＢからの基本クロックＣＬＫを上記クロックＣＬ
Ｋｅ、ＣＬＫｏとして出力するクロックジェネレータで
ある。これらクロックジェネレータＣＧｅ、ＣＧｏは、
それぞれ独立して基本クロックＣＬＫを適当に遅延さ
せ、必要に応じてデューティ比の調整等をしたりするこ
とによってクロックＣＬＫｅ、ＣＬＫｏを生成し、出力
する。又、クロックジェネレータＣＧｅは、クロックＣ
ＬＫｅの立下りエッジを鋭くして出力し、クロックジェ
ネレータＣＧｏは、クロックＣＬＫｏの立上りエッジを
鋭くして出力するものとなっている。

【０１０４】このような構成において、外部から基本ク
ロックの供給を受け、それをクロックジェネレータＣＧ
ｅ、ＣＧｏにてそれぞれ独立して調整する。これによ
り、上記図６中に示したようなクロックＣＬＫｅ、ＣＬ
Ｋｏを生成し、上記パラレル−シリアル変換回路Ｐ−Ｓ
ｅ及びＰ−Ｓｏ等へ供給する。

【０１０５】以上、本発明の実施の形態について説明し
たが、本発明による半導体記憶装置は上述した形態のも
のに限られるわけではない。例えば、上記実施形態では
主としてｅｖｅｎデータを先に出力する場合を取り上げ
て説明をしたが、ｏｄｄデータを先に出力する場合でも
同様に本発明を適用することができる。その場合は、ｏ
ｄｄデータ記憶部を入出力パッドＰＡに近い方の位置に
配置し、ｅｖｅｎデータ記憶部を遠い方の位置に配置す
ることとすればよい。又、一度に読み書きするデータも
上述した８ビットの場合に限られず、任意である。更
に、レイアウト構成におけるシリアル−パラレル変換回
路、ライトアンプ、データアンプ及びパラレル−シリア
ル変換回路の配置位置も、図２のようにカラムデコーダ
側ではなく、ロウデコーダ側の領域としてもよい。

【０１０６】そして、本発明による半導体記憶装置は、
上述したようなクロックタイミングでデータを入出力す
るものにも限られない。上記実施形態は、基本クロック
の立上りと立下りでデータを入出力するいわゆるＤＤＲ
（Double Data Rate）の半導体記憶装置に本発明を適用
した一例であって、これはＤＤＲの半導体記憶装置に本
発明を適用することが有効であることを示すに過ぎな
い。すなわち、本発明は、所定（偶数番目）の基本クロ
ックの立上りでｅｖｅｎデータを読み書きし、次（奇数
番目）の基本クロックの立上りでｏｄｄデータを読み書
きするいわゆるＳＤＲ（Single Data Rate）の半導体記
憶装置等、予め定められた任意のクロックタイミングで
ｅｖｅｎデータとｏｄｄデータに相当するデータを入出
力する半導体記憶装置に適用することができる。

【０１０７】

【発明の効果】以上説明したように本発明によれば、ク
ロックの立上りと立下りでデータを出力する半導体記憶
装置において、記憶部を立上り時データのみに使用する
ものと立下り時データのみに使用するものとに分け、そ
れらのうちで読出動作時に外部へ最初に出力するデータ
の記憶部を、外部へのデータ出力端子にデータを出力す
る出力手段に対してより近くに配置し、ないしは同記憶
部と出力手段との間の配線長を他方の記憶部と出力手段
との間の配線長よりも短くしたので、最初の読出データ
は常に短い方の信号伝達経路を介して出力手段へ伝達さ
れ、常に迅速に出力されることになる。これにより、各
記憶領域から読出データが出力手段へ到達するまでの時
間差による動作特性の劣化を解消することができ、高速
な動作が可能な半導体記憶装置を実現することができる
という効果が得られる。

【０１０８】又、一方の記憶部を立上り時データ専用の
記憶部とし、他方の記憶部を立下り時データ専用の記憶
部としたので、それぞれの記憶部に双方のデータを混在
させて記憶する場合に必要であった他の出力手段（いず
れか１の記憶部からのデータを出力させておく手段）は
不要となる。これにより、読出データの出力に至るまで
の遅延要素が削減され、より高速な動作が可能となる。

【０１０９】そして、請求項３記載の発明では、出力端
子が記憶部間の領域内でいずれか一方の記憶部側により
近い位置に設けられている構成で最初に出力するデータ
の記憶部を当該一方の記憶部としたので、その出力端子
近傍にある出力手段とも当該一方の記憶部は近くなる。
従って、上記同様高速な動作が可能となり、出力端子に
近い方の記憶部から読み出しを行う動作、すなわち、速
い方の読出動作によって動作特性が決定されることにな
る。

【０１１０】一方、請求項４記載の発明によれば、各記
憶部にデータの出力を制御する制御クロックをそれぞれ
別個に調整して与えることとしたので、読出動作を適切
に行うことができる。ここで、本半導体記憶装置では立
上り時データと立下り時データを処理するための構成が
それぞれ独立しているので、かかる制御クロックの調整
を容易に行うことができる。

【０１１１】尚、本半導体装置における出力手段につい
ては、例えば、請求項５記載の発明では、各記憶部から
のデータを入力とする第１、第２のゲートと、クロック
の立上りと立下りに応じてそれらのゲートを導通状態な
いし非導通状態とするゲート制御手段等によって構成さ
れ、請求項６記載の発明では、各記憶部からのデータを
入力としてクロックの立上りと立下りに応じた出力をす
る第１、第２の論理ゲートと、それら論理ゲートの出力
を入力として双方の入力に応じた出力をする第３の論理
ゲート等によって構成される。

【０１１２】そして、請求項７記載の発明によれば、第
１と第２の記憶部に記憶されたデータを交互に外部へ出
力する半導体記憶装置で、第１の記憶部と第２の記憶部
との間に外部へデータを出力する端子が位置し、第１の
記憶部のデータを先に出力した後に第２の記憶部のデー
タを出力するように構成し、第１の記憶部を第２の記憶
部より前記端子に近い位置に配置することとしたので、
先に出力するデータは常に短い配線を介して迅速に出力
される。これにより、クロックの立上りと立下りという
タイミングに限らず、予め定められた任意のクロックタ
イミングでデータを分けて扱う半導体記憶装置におい
て、各記憶部から前記端子へデータが到達するまでの時
間差を解消することができ、高速な動作が可能となると
いう効果が得られる。

【０１１３】又、請求項８記載の発明によれば、第１、
第２の記憶部に書き込むべきシリアルのデータをそれぞ
れパラレルデータに変換する第１、第２のシリアル−パ
ラレル変換手段と、第１、第２の記憶部から読み出され
たパラレルデータをそれぞれシリアルのデータに変換す
る第１、第２のパラレル−シリアル変換手段とを有し、
第１、第２のパラレル−シリアル変換手段から前記端子
への配線長を第１、第２のシリアル−パラレル変換手段
から前記端子への配線長よりそれぞれ短くすることとし
たので、読み出されたデータがより速く外部出力用の端
子に到達する。これにより、外部との関係で時間的制約
が厳しい読出データの方をより速く伝達し、適切に出力
させることができるという効果が得られる。

【０１１４】加えて、請求項９記載の発明によれば、第
１、第２のパラレル−シリアル変換手段を構成する複数
の保持手段のうち、読出データの先頭となるデータの保
持手段を、続く読出データの保持手段より前記端子に近
い側に配置することとしたので、連続する読出データの
先頭データを更に速く出力させることができる。これに
より、外部に対する半導体記憶装置の動作速度を一層高
速なものとすることができるという効果が得られる。

【図面の簡単な説明】

【図１】 本発明の一実施形態による半導体記憶装置の
構成を概念的に示した図である。

【図２】 同半導体記憶装置の構成を採用したＤＲＡＭ
のレイアウト例を示す図である。

【図３】 同半導体記憶装置におけるシリアル−パラレ
ル変換回路Ｓ−Ｐｅの具体的な構成例を示す図である。

【図４】 図３のシリアル−パラレル変換回路の動作を
示すタイミングチャートである。

【図５】 同半導体記憶装置におけるパラレル−シリア
ル変換回路Ｐ−Ｓｅの具体的な構成例を示す図である。

【図６】 図５のパラレル−シリアル変換回路の動作を
示すタイミングチャートである。

【図７】 同半導体記憶装置におけるマルチプレクサＭ
ＵＸの第１の構成例を示す図である。

【図８】 同半導体記憶装置におけるマルチプレクサＭ
ＵＸの第２の構成例を示す図である。

【図９】 同半導体記憶装置におけるクロック生成回路
の構成例を示す図である。

【図１０】 従来の半導体記憶装置の構成を概念的に示
した図である。

【符号の説明】

ＣＧｅ、ＣＧｏ クロックジェネレータ ＤＡｅ、ＤＡｏ データアンプ ＤＥ−ＭＵＸ デマルチプレクサ Ｉ１〜Ｉ４ インバータ ＭＵＸ マルチプレクサ Ｎ１〜Ｎ３ ナンド回路 ＰＡ 入出力パッド Ｐ−Ｓｅ、Ｐ−Ｓｏ パラレル−シリアル変換回路 ＳＡｅ、ＳＡｏ メモリセルアレイ Ｓ−Ｐｅ、Ｓ−Ｐｏ シリアル−パラレル変換回路 Ｔ１、Ｔ２ トランスファーゲート ＷＡｅ、ＷＡｏ ライトアンプ

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 外部に対し、クロックの立上りと立下り
   でデータを出力する半導体記憶装置において、 前記立上り時のデータのみを記憶して読出動作時に順次
   出力する第１の記憶部と、 前記立下り時のデータのみを記憶して読出動作時に順次
   出力する第２の記憶部と、 外部に対してデータを出力する端子の近傍に設けられ、
   前記第１及び第２の記憶部から出力されたデータを受
   け、それらを前記クロックの立上りと立下りに従って前
   記端子へ出力する出力手段とを有し、 前記第１及び第２の記憶部のうち、読出動作時に外部に
   対して最初に出力するデータの記憶部を、他方の記憶部
   よりも前記出力手段の近くに配置したことを特徴とする
   半導体記憶装置。
2. 【請求項２】 外部に対し、クロックの立上りと立下り
   でデータを出力する半導体記憶装置において、 前記立上り時のデータのみを記憶して読出動作時に順次
   出力する第１の記憶部と、 前記立下り時のデータのみを記憶して読出動作時に順次
   出力する第２の記憶部と、 外部に対してデータを出力する端子の近傍に設けられ、
   前記第１及び第２の記憶部から出力されたデータを受
   け、それらを前記クロックの立上りと立下りに従って前
   記端子へ出力する出力手段とを有し、 前記第１及び第２の記憶部のうち、読出動作時に外部に
   対して最初に出力するデータの記憶部と前記出力手段と
   の間の配線長を、他方の記憶部と前記出力手段との間の
   配線長よりも短くしたことを特徴とする半導体記憶装
   置。
3. 【請求項３】 請求項１又は２記載の半導体記憶装置に
   おいて、 前記端子は、前記第１及び第２の記憶部間の領域内であ
   って、いずれか一方の記憶部側により近い位置に設けら
   れ、 前記最初に出力するデータの記憶部は、当該一方の記憶
   部であることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１〜３のいずれかの項記載の半導
   体記憶装置において、 前記第１及び第２の記憶部に対し、データの出力を制御
   する制御クロックをそれぞれ別個に調整して与えること
   を特徴とする半導体記憶装置。
5. 【請求項５】 請求項１〜４のいずれかの項記載の半導
   体記憶装置において、前記出力手段は、 前記第１、第２の記憶部から出力されたデータをそれぞ
   れ入力とし、導通状態のときに入力データを前記端子へ
   伝達する第１、第２のゲートと、 前記立上り時に前記第１のゲートを導通状態、前記第２
   のゲートを非導通状態とし、前記立下り時に前記第１の
   ゲートを非導通状態、前記第２のゲートを導通状態とす
   るゲート制御手段とを有することを特徴とする半導体記
   憶装置。
6. 【請求項６】 請求項１〜４のいずれかの項記載の半導
   体記憶装置において、前記出力手段は、 前記第１の記憶部から出力されたデータを入力とし、前
   記立上り時には入力データに応じた出力をし、前記立下
   り時には一定の出力をする第１の論理ゲートと、 前記第２の記憶部から出力されたデータを入力とし、前
   記立下り時には入力データに応じた出力をし、前記立上
   り時には前記一定の出力をする第２の論理ゲートと、 前記第１及び第２の論理ゲートの出力を入力とし、一方
   の入力が前記一定の出力のときに他方の入力に応じたデ
   ータを前記端子へ出力する第３の論理ゲートとを有する
   ことを特徴とする半導体記憶装置。
7. 【請求項７】 第１と第２の記憶部に記憶されたデータ
   を、端子を介して交互に外部へ出力する半導体記憶装置
   であって、 前記第１の記憶部と前記第２の記憶部との間に前記端子
   が位置し、前記第１の記憶部のデータを先に出力した後
   に前記第２の記憶部のデータを出力するように構成さ
   れ、 前記第１の記憶部を前記第２の記憶部より前記端子に近
   い位置に配置したことを特徴とする半導体記憶装置。
8. 【請求項８】 前記端子を介して外部から入力されたシ
   リアルデータを前記第１と第２の記憶部に交互に記憶す
   る請求項７記載の半導体記憶装置であって、 入力されたシリアルデータを記憶する際、前記第１、第
   ２の記憶部に書き込むべきシリアルのデータをそれぞれ
   パラレルデータに変換する第１、第２のシリアル−パラ
   レル変換手段と、 記憶されたデータを出力する際、前記第１、第２の記憶
   部から読み出されたパラレルデータをそれぞれシリアル
   のデータに変換する第１、第２のパラレル−シリアル変
   換手段とを有し、 前記第１、第２のパラレル−シリアル変換手段から前記
   端子への配線長を、前記第１、第２のシリアル−パラレ
   ル変換手段から前記端子への配線長よりそれぞれ短くし
   たことを特徴とする半導体記憶装置。
9. 【請求項９】 請求項８記載の半導体記憶装置におい
   て、 前記第１、第２のパラレル−シリアル変換手段は、前記
   パラレルデータの各ビットデータを保持して出力する複
   数の保持手段を有し、 前記ビットデータのうちで連続する読出データの先頭と
   なるデータの保持手段を、当該データに続く読出データ
   となるデータの保持手段より、前記端子に近い側に配置
   したことを特徴とする半導体記憶装置。