JPH09231740A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH09231740A
JPH09231740A JP8033882A JP3388296A JPH09231740A JP H09231740 A JPH09231740 A JP H09231740A JP 8033882 A JP8033882 A JP 8033882A JP 3388296 A JP3388296 A JP 3388296A JP H09231740 A JPH09231740 A JP H09231740A
Authority
JP
Japan
Prior art keywords
block write
bank
block
signal
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8033882A
Other languages
English (en)
Inventor
Masaru Ota
賢 太田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8033882A priority Critical patent/JPH09231740A/ja
Priority to US08/803,248 priority patent/US5802006A/en
Priority to KR1019970005265A priority patent/KR100245314B1/ko
Publication of JPH09231740A publication Critical patent/JPH09231740A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】多バンク構成の半導体記憶装置において、ブロ
ックライト機能を高速化する。 【解決手段】アドレス信号により指定されるメモリアレ
イ内の特定ブロックに特定データを書き込むブロックラ
イト機能を持つ多バンク構成の半導体記憶装置におい
て、Ａバンク，Ｂバンクが、外部からブロックライト機
能を指定するブロックライト・コマンドに対応してブロ
ックライト時に出力されるブロックライト活性化信号，
Ａバンク選択信号，Ｂバンク選択信号によりブロックラ
イト機能を活性化し制御するブロックライト制御部をそ
れぞれ備え、ブロックライト時に、外部コマンドに対応
した制御信号により複数のバンク選択信号を同時に活性
化しそれぞれ出力するバンク選択手段を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にブロックライト機能を持つ多バンク構成の半導
体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、表示
画面の各画素をメモリアレイの各セルに割り当て画面表
示を制御する装置などに、たとえばビデオ用ＲＡＭ，グ
ラフィック用ＲＡＭなどとして、広く用いられている。
【０００３】図３は、この従来の半導体記憶装置の１例
を示す部分ブロック図である。図３を参照すると、この
半導体記憶装置は、メモリアレイ，その制御部とをそれ
ぞれ持つＡバンクおよびＢバンクからなる２バンク構成
の半導体記憶装置である。また、ＡバンクおよびＢバン
クは、カラムアドレス信号６ビットにより指定されるメ
モリアレイ内の特定ブロックに８カラム分の特定データ
を書き込むブロックライト機能を制御するブロックライ
ト制御部をそれぞれ持っている。
【０００４】それぞれのバンクは、ブロックライト機能
を制御する信号として、ブロックライト活性化信号，カ
ラーデータ，カラムマスクデータ８ビットをそれぞれ入
力し、通常のメモリ動作にも共用される制御信号とし
て、バンク選択信号，上位カラムアドレス信号３ビッ
ト，下位カラムアドレス信号３ビット，ライトデータを
それぞれ入力している。
【０００５】これら各バンクの入力信号は、図３では省
略されているが、半導体記憶装置内の共通制御部から出
力される。ライトデータ以外の各入力信号は、外部から
ブロックライト機能を指定するブロックライト・コマン
ドのコマンドワードに対応して制御され、ブロックライ
ト時に出力される。
【０００６】ブロックライト活性化信号は、外部からブ
ロックライト機能を指定するブロックライト・コマンド
に対応して、ブロックライト時に出力される信号であ
る。カラーデータは、ブロックライト時にカラムアドレ
ス信号６ビットにより指定されるメモリアレイ内の特定
ブロックに書込まれる８カラム分の特定データの入力信
号であり、カラーレジスタから出力される。また、カラ
ムマスクデータ８ビットは、ブロックライト時に書込み
対象となる下位カラムアドレス信号３ビット分のメモリ
セル８個へのカラーデータ書込みをマスクするデータで
あり、カラムマスクレジスタから出力される。これらカ
ラーレジスタ，カラムマスクレジスタは、図３では省略
されているが、半導体記憶装置内の共通制御部に備えら
れている。
【０００７】バンク選択信号は、データアクセスするバ
ンクを選択する信号であり、ブロックライト時を含めバ
ンク内の全データアクセスを制御する。図３では２バン
ク構成であるので、共通制御部内のバンク・アドレス信
号，その反転信号が、Ｂバンク選択信号，Ａバンク選択
信号として供給されている。
【０００８】上位カラムアドレス信号，下位カラムアド
レス信号は、表示画面の画素として割り当てられたメモ
リアレイの各セルを指定するカラムアドレスである。図
４は、これらカラムアドレス，ロウアドレス，バンクア
ドレスと画素との関係を例示する参考説明図である。ま
た、ライトデータは、ブロックライト時以外の通常のメ
モリ動作において使用される書込みデータである。
【０００９】図５は、各バンク内のブロックライト制御
部と、その制御先であるメモリアレイ内の各セルとの関
係とを例示する部分回路図である。図５を参照し、簡単
に説明すると、このブロックライト制御部は、主に、セ
レクタ９１〜９２，カラムデコーダ９３〜９４，ゲート
００〜７７，などから構成され、メモリアレイの各ビッ
ト線を介して各メモリセルに接続されている。
【００１０】セレクタ９１は、ライトデータ，カラーデ
ータ，ブロックライト活性化信号とを入力し、ブロック
ライト活性化信号により、ブロックライト時にカラーデ
ータを選択しメモリアレイへ書込みデータを出力する。
セレクタ９２は、カラムデコーダ９３の出力８ビット，
カラムマスクデータ８ビット，ブロックライト活性化信
号とを入力し、ブロックライト活性化信号により、ブロ
ックライト時にカラムマスクデータ８ビットを選択しゲ
ート００〜７７に出力する。カラムデコーダ９３は、下
位カラムアドレス信号３ビットをデコードし、出力８ビ
ットをセレクタ９２に出力する。カラムデコーダ９４
は、上位カラムアドレス信号３ビットをデコードし、出
力８ビットをゲート００〜７７に出力する。
【００１１】ゲート００〜７７は、セレクタ９２の８出
力０〜７の１出力，カラムデコーダ９３の８出力０〜７
の１出力，バンク選択信号とをそれぞれ選択および入力
し、セレクタ９２およびカラムデコーダ９３の出力の組
み合わせ分のゲート、すなわちゲート００〜０７，ゲー
ト１０〜１７，・・・ゲート７１〜７７が、組み合わせ
論理信号である各Ｙスイッチ信号をそれぞれ出力する。
これら各Ｙスイッチ信号は、セレクタ９１の出力をメモ
リアレイの各ビット線とセレクタ９１との間のスイッチ
手段を制御し、セレクタ９１の出力データをメモリアレ
イの各セルに書き込む。
【００１２】次に、図３に示した従来の半導体記憶装置
の動作について、図面を参照して簡単に説明する。図６
は、図４の表示画面にブロックライト機能の対象となる
ブロックに対応した画素を示した説明図である。また、
図７は、図６に示されている太線枠により囲まれたウィ
ンドウ領域の画素をブロックライト機能によりカラーデ
ータで塗りつぶす動作例を示すタイミングチャートであ
る。
【００１３】まず、外部からのブロックライト・コマン
ドの入力により、ブロックライト活性化信号，Ａバンク
選択信号が活性になり、ＲＡＳバー信号によりロウアド
レスＳが読み込まれ、ＣＡＳバー信号によりブロックの
先頭カラムアドレスが読み込まれ、ブロックライト機能
の対象となるメモリセル８個が同時選択される。これら
メモリセル８個は、Ａバンクのブロック内のカラムアド
レスに対応する下位アドレス信号３ビット分のメモリセ
ルに相当する。このとき同時に、メモリアレイへ書込み
データとしてカラーデータが選択され、メモリセル８個
へのカラーデータ書込み動作が、カラムマスクデータ８
ビット、すなわち１１１１００００のそれぞれに対応し
てマスク制御されると共に、同時に行われる。
【００１４】次のブロックライト・コマンド入力によ
り、ブロックライト活性化信号，Ｂバンク選択信号が活
性になり、ＲＡＳバー信号によりロウアドレスＳが読み
込まれ、ＣＡＳバー信号によりブロックの先頭カラムア
ドレスが読み込まれ、ブロックライト機能の対象となる
メモリセル８個が同時選択される。これらメモリセル８
個は、Ｂバンクのブロック内のカラムアドレスに対応す
る下位アドレス信号３ビット分のメモリセルに相当す
る。このとき同時に、メモリアレイへ書込みデータとし
てカラーデータが選択され、メモリセル８個へのカラー
データ書込み動作が、カラムマスクデータ８ビット、す
なわち１１１１００００のそれぞれに対応してマスク制
御されると共に、同時に行われる。
【００１５】さらに、次のブロックライト・コマンド入
力により、ブロックライト活性化信号，Ａバンク選択信
号が活性になり、ＲＡＳバー信号によりロウアドレスＳ
＋１が読み込まれ、ＣＡＳバー信号によりブロックの先
頭カラムアドレスが読み込まれ、ブロックライト機能の
対象となるメモリセル８個が同時選択される。これらメ
モリセル８個は、Ａバンクのブロック内のカラムアドレ
スに対応する下位アドレス信号３ビット分のメモリセル
に相当する。このとき同時に、メモリアレイへ書込みデ
ータとしてカラーデータが選択され、メモリセル８個へ
のカラーデータ書込み動作が、カラムマスクデータ８ビ
ット、すなわち１１１１００００のそれぞれに対応して
マスク制御されると共に、同時に行われる。
【００１６】以上の３回分のブロックライト・サイクル
により、図６に示されている太線枠により囲まれたウィ
ンドウ領域の画素が、カラーデータにより塗りつぶされ
る。
【００１７】
【発明が解決しようとする課題】この従来の半導体記憶
装置におけるブロックライト機能は、表示画面上の特定
ウィンドウ領域の画素をカラーデータで高速に塗りつぶ
すための機能である。しかし、表示画面上の特定ウィン
ドウ領域が複雑かつ多数になるに従いブロックライト時
の書込み時間が増大するため、ブロックライト機能の高
速化が更に求められていた。
【００１８】したがって、本発明の目的は、多バンク構
成の半導体記憶装置において、ブロックライト機能を高
速化することにある。
【００１９】
【課題を解決するための手段】そのため、本発明は、ア
ドレス信号により指定されるメモリアレイ内の特定ブロ
ックに特定データを書き込むブロックライト機能を持つ
多バンク構成の半導体記憶装置において、前記各バンク
が、外部から前記ブロックライト機能を指定するブロッ
クライト・コマンドに対応してブロックライト時に出力
されるブロックライト活性化信号および各バンク選択信
号により前記ブロックライト機能を活性化し制御するブ
ロックライト制御部をそれぞれ備え、ブロックライト時
に、前記ブロックライト・コマンドに対応した制御信号
により複数の前記バンク選択信号を同時に活性化しそれ
ぞれ出力するバンク選択手段を備えている。
【００２０】また、前記ブロックライト・コマンドが、
前記アドレス信号を指定するアドレス指定ビットフィー
ルドを含み、前記制御信号が、前記アドレス指定ビット
フィールドの１部ビットに対応した信号である。
【００２１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【００２２】図１は、本発明の半導体記憶装置の実施形
態を示す部分ブロック図である。図１を参照すると、本
実施形態の半導体記憶装置は、図３に示した従来の半導
体記憶装置と同じく、メモリアレイ，その制御部とをそ
れぞれ持つＡバンクおよびＢバンクからなる２バンク構
成の半導体記憶装置である。また、ＡバンクおよびＢバ
ンクは、カラムアドレス信号６ビットにより指定される
メモリアレイ内の特定ブロックに８カラム分の特定デー
タを書き込むブロックライト機能を制御するブロックラ
イト制御部をそれぞれ持っている。
【００２３】それぞれのバンクも、図５に示した従来の
半導体記憶装置のバンクと同じく、ブロックライト機能
を制御する信号として、ブロックライト活性化信号，カ
ラーデータ，カラムマスクデータ８ビットをそれぞれ入
力し、通常のメモリ動作にも共用される制御信号とし
て、バンク選択信号，上位カラムアドレス信号３ビッ
ト，下位カラムアドレス信号３ビット，ライトデータを
それぞれ入力している。これら各バンクの入力信号は、
半導体記憶装置内の共通制御部から出力される。ライト
データ以外の各入力信号は、外部からブロックライト機
能を指定するブロックライト・コマンドのコマンドワー
ドに対応して制御され、ブロックライト時に出力され
る。
【００２４】本実施形態の半導体記憶装置の相違点は、
半導体記憶装置内の共通制御部におけるバンク選択手段
にある。したがって、図３に示した従来の半導体記憶装
置との重複説明を省略し、本実施形態の半導体記憶装置
におけるバンク選択手段に関連した構成について説明を
続ける。
【００２５】図１を参照すると、本実施形態におけるバ
ンク選択手段は、ＡＮＤゲート，ＯＲゲート，インバー
タからなり、バンクアドレス信号の他にブロックライト
活性化信号，アドレス指定信号を入力し、Ａバンク選択
信号，Ｂバンク選択信号を出力するデコーダ回路であ
る。ブロックライト活性化信号またはアドレス指定信号
が不活性のとき、バンクアドレス信号，その反転信号の
それぞれに対応して、Ｂバンク選択信号またはＡバンク
選択信号を活性化し出力する。一方、ブロックライト活
性化信号およびアドレス指定信号が活性のとき、Ａバン
ク選択信号およびＢバンク選択信号を共に活性化し同時
出力する。このとき入力されるアドレス指定信号は、ブ
ロックライト・コマンド内でメモリセルのアドレス信号
を指定するアドレス指定ビットフィールドの１部ビット
に対応した制御信号である。
【００２６】次に、図１に示した本実施形態の半導体記
憶装置の動作について、図面を参照して簡単に説明す
る。図２は、図６に示されている太線枠により囲まれた
ウィンドウ領域の画素をブロックライト機能によりカラ
ーデータで塗りつぶす動作例を示すタイミングチャート
である。
【００２７】まず、外部からのブロックライト・コマン
ド入力により、ブロックライト活性化信号，Ａバンク選
択信号，Ｂバンク選択信号が活性になり、ＲＡＳバー信
号によりＡバンク選択信号およびＢバンク選択信号，ロ
ウアドレスＳが読み込まれ、ＣＡＳバー信号によりブロ
ックの先頭カラムアドレスが読み込まれ、ブロックライ
ト機能の対象となるメモリセル１６個が同時選択され
る。これらメモリセル１６個は、ＡバンクおよびＢバン
クが同時に活性化されたことによる各ブロック内のカラ
ムアドレスに対応する下位アドレス信号３ビット分のメ
モリセルに相当する。このとき同時に、メモリアレイへ
書込みデータとしてカラーデータが選択され、各ブロッ
ク内のメモリセル８個へのカラーデータ書込み動作が、
カラムマスクデータ８ビット、すなわち１１１１０００
０のそれぞれに対応してマスク制御されると共に、同時
に行われる。
【００２８】次のブロックライト・コマンド入力によ
り、ブロックライト活性化信号，Ａバンク選択信号が活
性になり、アドレス指定信号が不活性になり、ＲＡＳバ
ー信号によりロウアドレスＳ＋１が読み込まれ、ＣＡＳ
バー信号によりブロックの先頭カラムアドレスが読み込
まれ、ブロックライト機能の対象となるメモリセル８個
が同時選択される。これらメモリセル８個は、Ａバンク
のブロック内のカラムアドレスに対応する下位アドレス
信号３ビット分のメモリセルに相当する。このとき同時
に、メモリアレイへ書込みデータとしてカラーデータが
選択され、メモリセル８個へのカラーデータ書込み動作
が、カラムマスクデータ８ビット、すなわち１１１１０
０００のそれぞれに対応してマスク制御されると共に、
同時に行われる。
【００２９】以上の２回分のブロックライト・サイクル
により、図６に示されている太線枠により囲まれたウィ
ンドウ領域の画素が、カラーデータにより塗りつぶされ
る。
【００３０】また、本発明の半導体記憶装置を、２バン
ク以上の複数バンク構成の半導体記憶装置に適用した場
合、従来の半導体記憶装置に比較して、ブロックライト
時の書込み時間をバンク数分の１に短縮できることは明
らかであろう。
【００３１】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、外部からブロックライト機能を指定する
ブロックライト・コマンドに対応した制御信号により複
数のバンク選択信号を同時に活性化しそれぞれ出力する
バンク選択手段を備えているため、ブロックライト時に
複数のバンクのブロックにカラーデータを同時に書き込
むことができる。
【００３２】そのため、ブロックライト時の書込み時間
をバンク数分の１に短縮でき、ブロックライト機能が著
しく高速化される等の効果がある。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の１実施形態を示す部
分ブロック図である。
【図２】図１の半導体記憶装置における動作例を示すタ
イミングチャートである。
【図３】従来の半導体記憶装置の１例を示す部分ブロッ
ク図である。
【図４】半導体記憶装置のメモリセルと表示画面の画素
との関係を例示する参考説明図である。
【図５】半導体記憶装置における各バンク内構成を例示
する部分回路図である。
【図６】ブロックライト機能の対象となるブロックに対
応した画素を図４の表示画面上に示した説明図である。
【図７】図３の半導体記憶装置における動作例を示すタ
イミングチャートである。
【符号の説明】
００〜７７ ゲート ９１，９２ セレクタ ９３，９４ カラムデコーダ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 アドレス信号により指定されるメモリア
    レイ内の特定ブロックに特定データを書き込むブロック
    ライト機能を持つ多バンク構成の半導体記憶装置におい
    て、前記各バンクが、外部から前記ブロックライト機能
    を指定するブロックライト・コマンドに対応してブロッ
    クライト時に出力されるブロックライト活性化信号およ
    び各バンク選択信号により前記ブロックライト機能を活
    性化し制御するブロックライト制御部をそれぞれ備え、
    ブロックライト時に、前記ブロックライト・コマンドに
    対応した制御信号により複数の前記バンク選択信号を同
    時に活性化しそれぞれ出力するバンク選択手段を備える
    半導体記憶装置。
  2. 【請求項２】 前記ブロックライト・コマンドが、前記
    アドレス信号を指定するアドレス指定ビットフィールド
    を含み、前記制御信号が、前記アドレス指定ビットフィ
    ールドの１部ビットに対応した信号である、請求項１記
    載の半導体記憶装置。
JP8033882A 1996-02-21 1996-02-21 半導体記憶装置 Pending JPH09231740A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8033882A JPH09231740A (ja) 1996-02-21 1996-02-21 半導体記憶装置
US08/803,248 US5802006A (en) 1996-02-21 1997-02-20 Semiconductor memory of multiple-bank structure having block write function
KR1019970005265A KR100245314B1 (ko) 1996-02-21 1997-02-21 블록 기록 기능을 갖는 다중 뱅크 구조의 반도체 메모리

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8033882A JPH09231740A (ja) 1996-02-21 1996-02-21 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH09231740A true JPH09231740A (ja) 1997-09-05

Family

ID=12398902

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8033882A Pending JPH09231740A (ja) 1996-02-21 1996-02-21 半導体記憶装置

Country Status (3)

Country Link
US (1) US5802006A (ja)
JP (1) JPH09231740A (ja)
KR (1) KR100245314B1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900887A (en) * 1997-05-05 1999-05-04 Neomagic Corp. Multiplexed wide interface to SGRAM on a graphics controller for complex-pattern fills without color and mask registers
US6005822A (en) * 1997-12-16 1999-12-21 Texas Instruments Incorporated Bank selectable Y-decoder circuit and method of operation
US6141286A (en) * 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
KR100518246B1 (ko) * 1999-12-29 2005-10-04 주식회사 하이닉스반도체 블록 쓰기 조정 회로
DE10002130A1 (de) * 2000-01-19 2001-08-02 Infineon Technologies Ag Verfahren und Vorrichtung zum wechselweisen Betreiben eines Schreib-Lese-Speichers im Ein-Speicher-Betriebsmodus und im verschränkten Mehr-Speicher-Betriebsmodus
KR100543929B1 (ko) * 2003-11-10 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더
US20070165457A1 (en) * 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
TWI543185B (zh) * 2005-09-30 2016-07-21 考文森智財管理公司 具有輸出控制之記憶體及其系統
US7747833B2 (en) 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
US7802064B2 (en) * 2006-03-31 2010-09-21 Mosaid Technologies Incorporated Flash memory system control scheme
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8700818B2 (en) * 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US8331361B2 (en) * 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8271758B2 (en) 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
US7853727B2 (en) * 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US8010710B2 (en) * 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
WO2008098342A1 (en) * 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices
US7796462B2 (en) * 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US8086785B2 (en) * 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
US8046527B2 (en) * 2007-02-22 2011-10-25 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US7940572B2 (en) 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
JP2018156715A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05225773A (ja) * 1991-11-22 1993-09-03 Samsung Electron Co Ltd ビデオｒａｍ
JPH0831176A (ja) * 1994-07-18 1996-02-02 Hitachi Ltd 半導体記憶装置
JPH0831175A (ja) * 1994-07-18 1996-02-02 Hitachi Ltd 半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5596740A (en) * 1995-01-26 1997-01-21 Cyrix Corporation Interleaved memory conflict resolution with accesses of variable bank widths and partial return of non-conflicting banks
US5617555A (en) * 1995-11-30 1997-04-01 Alliance Semiconductor Corporation Burst random access memory employing sequenced banks of local tri-state drivers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05225773A (ja) * 1991-11-22 1993-09-03 Samsung Electron Co Ltd ビデオｒａｍ
JPH0831176A (ja) * 1994-07-18 1996-02-02 Hitachi Ltd 半導体記憶装置
JPH0831175A (ja) * 1994-07-18 1996-02-02 Hitachi Ltd 半導体記憶装置

Also Published As

Publication number Publication date
KR19980068592A (ko) 1998-10-26
KR100245314B1 (ko) 2000-02-15
US5802006A (en) 1998-09-01

Similar Documents

Publication Publication Date Title
JPH09231740A (ja) 半導体記憶装置
KR100896242B1 (ko) 메모리 장치, 메모리 컨트롤러 및 메모리 시스템
JPH03205681A (ja) フラッシュライト機能を備えた半導体記憶装置
US5327389A (en) Semiconductor memory device having a block selection function with low power consumptions
JPH05151778A (ja) スタテイツクランダムアクセスメモリおよびその制御方法
US5654932A (en) Memory devices with selectable access type and methods using the same
JP3100617B2 (ja) 半導体装置
JP3096362B2 (ja) シリアルアクセスメモリ
US5781493A (en) Semiconductor memory device having block write function
IE53486B1 (en) Memory
JP2845187B2 (ja) 半導体記憶装置
JP3240897B2 (ja) 半導体記憶装置
US6643211B2 (en) Integrated memory having a plurality of memory cell arrays
JP3733279B2 (ja) 集積回路
JPH0711915B2 (ja) 半導体記憶装置
US5812829A (en) Image display control system and memory control capable of freely forming display images in various desired display modes
JPS6226548A (ja) メモリ制御装置
US5566131A (en) Memory circuit for display apparatus
KR100217277B1 (ko) Pdp-tv의 sdram 인터페이스.
KR0184474B1 (ko) 반도체 메모리 장치의 메모리 활성화방법
JP3061835B2 (ja) メモリ回路
JPH0430119B2 (ja)
JPH09231745A (ja) 半導体記憶装置
JP2001067890A (ja) 半導体記憶装置
KR0150857B1 (ko) 반도체기억장치

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980714