CN102929333A - 连接器组合 - Google Patents

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Abstract

一种连接器组合，包括一桥接板、设置于主板上的第一至第三连接器、第一及第二PCIE连接器，该桥接板包括一电路板，其上设置有第四及第五连接器。当该第一连接器与第五连接器相连、第三连接器与第四连接器相连时，该第三连接器的各引脚处所接收的来自芯片组的信号依次通过第四连接器、第五连接器以及第一连接器传送至第一PCIE连接器的第二组引脚；当该第二连接器与第五连接器相连、第三连接器与第四连接器相连时，该第三连接器的各引脚处所接收的来自芯片组的信号依次通过第四连接器、第五连接器以及第二连接器传送至第二PCIE连接器的第二组引脚。上述连接器组合可弹性调配各PCIE连接器所占用的通道数。

Description

连接器组合
技术领域
本发明涉及一种连接器，特别涉及一种PCIE（Peripheral Component Interconnect Express）连接器组合。
背景技术
现今个人电脑的主板上一般都具有PCIE×16连接器，但其实其内部只有PCIE×8的信号，这是由于晶片组或CPU所提供的通道数不够而导致的。比如说，一主板上设置有一芯片组、一PCIE×4连接器、一PCIE×8连接器以及一PCIE×16连接器。该芯片组可提供二十对通道数，其中该PCIE×4连接器占用四对通道，该PCIE×8连接器占用八对通道，该PCIE×16连接器占用八对通道。如此设计的目的一是晶片组或CPU提供的通道数不够，二是PCIE×16连接器可以用于插接PCIE×16的外接卡（如显卡）。然而，根据PCIE规范，当PCIE×16的显卡插设于该PCIE×16连接器内时，该PCIE×16连接器实际上的频宽与PCIE×8连接器相同，此实为折中的做法。另外，当PCIE×4连接器或/和PCIE×8连接器闲置时，其上所分配的通道数将形同浪费。
发明内容
鉴于以上内容，有必要提供一种可提高PCIE连接器的频宽及可弹性调配各PCIE连接器所占用的通道数的连接器组合。
一种连接器组合，包括一桥接板、设置于一主板上的一第一连接器、一第二连接器、一第三连接器、一第一PCIE连接器及一第二PCIE连接器，该第一PCIE连接器的第一组引脚及第二PCIE连接器的第一组引脚对应与一芯片组相连，以接收来自芯片组的信号，该第一PCIE连接器的第二组引脚对应与第一连接器相连，该第二PCIE连接器的第二组引脚对应与第二连接器相连，该第三连接器与该芯片组相连以接收来自芯片组的信号；该桥接板包括一电路板，其上设置有一第四连接器及一第五连接器，该第四连接器的引脚与第五连接器的引脚对应相连；当该第一连接器与第五连接器相连、第三连接器与第四连接器相连时，该第三连接器的各引脚处所接收的来自芯片组的信号依次通过第四连接器、第五连接器以及第一连接器传送至第一PCIE连接器的第二组引脚；当该第二连接器与第五连接器相连、第三连接器与第四连接器相连时，该第三连接器的各引脚处所接收的来自芯片组的信号依次通过第四连接器、第五连接器以及第二连接器传送至第二PCIE连接器的第二组引脚。
上述连接器组合通过将桥接板插接于连接器内，以将来自芯片组的信号选择性地传输至第一或第二PCIE连接器，从而提高PCEI连接器的频宽。
附图说明
图1是本发明连接器组合的较佳实施方式的示意图。
图2是图1中桥接板的示意图。
图3及图4为图1中连接器组合的使用示意图。
主要元件符号说明
主板 10
桥接板 20
PCIE×8连接器 30
PCIE×16连接器 40
第一连接器 21
第二连接器 22
第三连接器 23
第四连接器 210
第五连接器 220
电路板 200
芯片组 18
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面结合附图及较佳实施方式对本发明作进一步详细描述：
请参考图1，本发明连接器组合设置于一台式电脑的主板10上，并假设该主板10上的芯片组18可提供的用于PCIE协议的通道数为十六对。该连接器组合的第一较佳实施方式包括一PCIE×8连接器30、一PCIE×16连接器40、一桥接板（Jumper card）20、一第一连接器21、一第二连接器22及一第三连接器23，其中PCIE×16连接器40占用八对通道。
为了便于描述本发明的工作原理，下面将简述PCIE规范中关于各引脚的定义。现有的PCIE×16连接器包括有A面及B面共计164个引脚，其中A面包括82个引脚A1-A82，B面亦包括82个引脚B1-B82。根据PCIE的规范，其中引脚A1-A13及B1-B13为公共信号引脚，用于传输电源信号、时钟信号等，引脚A14-A18及B14-B18用于传输一对通道内的信号，也就是说，现有的PCIE×1连接器包括引脚A1-A18及B1-B18即可。引脚A19-A32及B19-B32用于传输三对通道内的信号，也就是说，现有的PCIE×4连接器包括引脚A1-A32及B1-B32即可。引脚A33-A49及B33-B49用于传输四对通道内的信号，也就是说，现有的PCIE×8连接器包括引脚A1-A49及B1-B49即可。引脚A50-A82及B50-B82用于传输八对通道内的信号，也就是说，现有的PCIE×16连接器包括引脚A1-A82及B1-B82。也就是说，本实施方式中，由于芯片组为PCIE×16连接器40提供八对通道数，即该PCIE×16连接器40的引脚A1-A49以及B1-B49分别接收来自芯片组18的信号，PCIE×16连接器40的引脚A50-A82及B50-B82则不接收来自芯片组18的信号。如此，当PCIE×16连接器中接入一PCIE×8的外接卡时，该PCIE×16连接器中只有引脚A1-A49以及B1-B49工作，其他引脚A50-A82及B50-B82则不工作。
该PCIE×8连接器30包括A列及B列共计98个引脚，其中A列包括49个引脚A1-A49，B列包括49个引脚B1-B49。该PCIE×16连接器40包括A列及B列共计164个引脚，其中A列包括82个引脚A1-A82，B列包括82个引脚B1-B82。该PCIE×8连接器30及PCIE×16连接器40的引脚A1-A13、B1-B13均接收来自芯片组18的电源信号、时钟信号等，该PCIE×8连接器30的引脚A14-A49及B14-B49对应与第一连接器21的引脚相连。该PCIE×16连接器40的引脚A14-A49及B14-B49与芯片组18相连，以占用芯片组18为其分配的八对通道；该PCIE×16连接器40的引脚A50-A82及B50-B82对应与第二连接器22的引脚相连。该第三连接器23与芯片组18相连，以接收来自芯片组18的信号并占用芯片组18提供的八对通道。
从上面的描述可以看出，PCIE×8连接器30的引脚A14-A49及B14-B49的数量与PCIE×16连接器40的引脚A50-A82及B50-B82的数量并不相等，此时可将第二连接器22的某些引脚空置，该等空置的引脚则不与PCIE×16连接器40的引脚A50-A82及B50-B82相连。这是因为PCIE×8连接器30的引脚（包括A17、A30、A31、B19、B32及B33）处所接收的信号不需要被传输至PCIE×16连接器40处，此设计是根据PCIE规范而做。
具体而言，本实施方式中，第一连接器21、第二连接器22及第三连接器23均包括第一侧上第一至第三十六引脚C1-C36及第二侧上第一至第三十六引脚D1-D36。所述PCIE×8连接器30的引脚A14-A49及B14-B49对应与第一连接器21的引脚C1-C36及D1-D36相连，所述PCIE×16连接器40的引脚A50-A82及B50-B82对应与第二连接器22的引脚C1-C3、C5-C16、C19-C36、D1-D5、D7-D18、D21-D36相连，对于第二连接器22的引脚C4、C17、C18、D6、D19、D20则空置。所述第三连接器23的引脚G1-G36及H1-H36与芯片组18相连。
请参考图2，该桥接板20包括一电路板200、设置于该电路板200上的一第四连接器210及一第五连接器220，该第四连接器210及第五连接器220的引脚通过电路板200上的线路对应相连。所述第四连接器210及第五连接器220的结构与第一连接器21的结构相对应，即当第四连接器210或第五连接器220与第一连接器21、第二连接器22或第三连接器23相连时，其引脚对应相连。
请参考图3，使用时，若PCIE×8连接器30空闲且PCIE×16连接器40内插接一PCIE×16的外接卡（add-card），则将该桥接板20的第四连接器210与位于主板10上的第三连接器23相连、第五连接器220与第二连接器22相连，如此，即可将该第三连接器23的各引脚处的信号依次通过第四连接器210、第五连接器220以及第二连接器22传送至PCIE×16连接器40的引脚A50-A82及B50-B82。此时，插接至PCIE×16连接器40内的PCIE×16的外接卡即可通过十六对通道与芯片组18进行通信，即将其频宽提高了一倍。
另外，请参考图4，若PCIE×8连接器30内插接一PCIE×8的外接卡时，则将该桥接板20的第四连接器210与位于主板10上的第三连接器23相连、第五连接器220与第一连接器21相连，如此，即可将该第三连接器23的各引脚处的信号依次通过第四连接器210、第五连接器220以及第一连接器21传送至PCIE×16连接器40的引脚A50-A82及B50-B82。此时，插接至PCIE×8连接器30及PCIE×16连接器40内的外接卡可分别通过八对通道与芯片组18进行通信。

Claims (2)

1.一种连接器组合，包括一桥接板、设置于一主板上的一第一连接器、一第二连接器、一第三连接器、一第一PCIE连接器及一第二PCIE连接器，该第一PCIE连接器的第一组引脚及第二PCIE连接器的第一组引脚对应与一芯片组相连，以接收来自芯片组的信号，该第一PCIE连接器的第二组引脚对应与第一连接器相连，该第二PCIE连接器的第二组引脚对应与第二连接器相连，该第三连接器与该芯片组相连以接收来自芯片组的信号；该桥接板包括一电路板，其上设置有一第四连接器及一第五连接器，该第四连接器的引脚与第五连接器的引脚对应相连；当该第一连接器与第五连接器相连、第三连接器与第四连接器相连时，该第三连接器的各引脚处所接收的来自芯片组的信号依次通过第四连接器、第五连接器以及第一连接器传送至第一PCIE连接器的第二组引脚处；当该第二连接器与第五连接器相连、第三连接器与第四连接器相连时，该第三连接器的各引脚处所接收的来自芯片组的信号依次通过第四连接器、第五连接器以及第二连接器传送至第二PCIE连接器的第二组引脚处。
2.如权利要求1所述的连接器组合，其特征在于：所述第一PCIE连接器为一PCIE×8连接器，所述第一PCIE连接器的第一组引脚包括位于第一面及第二面上的第一至第十三引脚、第二组引脚包括位于第一面及第二面上的第十四至第四十九引脚；所述第一连接器包括第一侧上第一至第三十六引脚及第二侧上第一至第三十六引脚，所述第一PCIE连接器的第一面及第二面上的第十四至第四十九引脚对应与第一连接器的第一侧及第二侧上第一至第三十六引脚相连；
所述第二PCIE连接器的第一组引脚包括位于第一面及第二面上的第一至第四十九引脚、第二组引脚包括位于第一面及第二面上的第五十至第八十二引脚；所述第二连接器包括第一侧上第一至第三十六引脚及第二侧上第一至第三十六引脚，所述第二连接器第一侧上第一至第三、第五至第十六、第十九至第三十六引脚对应与第二PCIE连接器的第一面上的第五十至第八十二引脚相连，所述第二连接器第二侧上第第一至第五、第七至第十八、第二十一至第三十六引脚还对应与第二PCIE连接器的第二面上的第五十至第八十二引脚相连。
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