CN105608030A - 一种电子设备及通信*** - Google Patents

Abstract

本发明公开了一种电子设备及通信***，所述电子设备包括：第一处理器，与第一无线通信模块连接；其中，所述第一无线通信模块能够与设置在第二电子设备的中的第二无线通信模块建立无线连接，所述第一处理器通过所述无线连接将数据发送至所述第二电子设备中的第二处理器，并接收所述第二电子设备返回的对所述数据进行处理后得到的数据。本申请提供的电子设备用于解决现有技术中存在的，电子设备通过物理接口实现与多GPU的连接，不利于电子设备的外观设计的技术问题，电子设备实现了通过无线连接，扩展GPU的技术效果。

Description

一种电子设备及通信***

技术领域

本发明涉及电子技术领域，特别涉及一种电子设备及通信***。

背景技术

随着平板电脑、笔记本电脑和台式电脑等电子设备的普及，这些电子设备所承载的高清视频、游戏等也不断进入人们的工作和生活中，并成为人们职业或者生活的一部分。

目前，电子设备在运行游戏或者播放高清视频的过程中，需要处理大量图像数据，仅靠中央处理器CPU处理已经不能满足高速处理数据的需求，因此，电子设备逐渐加强了对多GPU(GraphicProcessingUnit；图形处理器)的支持，而多GPU技术在未来很有可能成为以游戏功能为主的笔记本电脑的一个重要解决方案。

然而，本申请发明人在实现本申请实施例中发明技术方案的过程中，发现上述技术至少存在如下技术问题：

现有技术中，多GPU技术通常采用物理连接方式实现电子设备和多GPU之间的连接，也就是说电子设备上需要有与GPU连接的接口才能实现连接，而笔记本电脑上通常还会有其他的接口，如：USB接口、网卡接口、VGA接口等，可见，通过物理接口实现电子设备与多GPU的连接，不利于电子设备的外观设计。

发明内容

本发明实施例提供一种电子设备及通信***，用于解决现有技术中存在的，电子设备通过物理接口实现与多GPU的连接，不利于电子设备的外观设计的技术问题。

一方面，本申请实施例提供一种第一电子设备，包括：

第一处理器，与第一无线通信模块连接；

其中，所述第一无线通信模块能够与设置在第二电子设备的中的第二无线通信模块建立无线连接，所述第一处理器通过所述无线连接将数据发送至所述第二电子设备中的第二处理器，并接收所述第二电子设备返回的对所述数据进行处理后得到的数据。

可选的，所述第一处理器通过第一数据链路与所述第一无线通信模块连接，其中，所述第一数据链路包括M条数据通路，M为大于1的正整数。

可选的，所述第一数据链路为PCIE链路。

可选的，所述第一电子设备还包括：

第一可编程逻辑芯片，用于将所述第一处理器需要发送至所述第二处理器的低速信号整合为高速信号。

可选的，所述第一可编程逻辑芯片通过第二数据链路与所述第一无线通信模块连接；其中，所述第二数据链路为USB链路，SATA链路或者PCIE链路。

另一方面，本申请实施例还提供一种通信***，包括：

第一电子设备，包括第一处理器，与第一无线通信模块连接；

第二电子设备，包括第二处理器，与第二无线通信模块连接；

其中，所述第一处理器通过所述第一无线通信模块和所述第二无线通信模块之间建立的无线连接将数据发送至所述第二处理器，所述第二处理器对所述数据进行处理，并将处理后的数据发送至所述第一处理器。

可选的，所述第一处理器通过第一数据链路与所述第一无线通信模块连接；

所述第二处理器通过第三数据链路与所述第二无线通信模块连接；

其中，所述第一数据链路包括M条数据通路，所述第三数据链路包括N条数据通路，M，N为大于1的正整数。

可选的，所述第一数据链路和所述第三数据链路为PCIE链路。

可选的，所述第一电子设备还包括：

第一可编程逻辑芯片，用于将所述第一处理器需要发送至所述第二处理器的低速信号整合为高速信号；

所述第二电子设备还包括：第二可编程逻辑芯片，用于将接收到的高速信号分解为低速信号。

可选的，所述第一可编程逻辑芯片通过第二数据链路与所述第一无线通信模块连接；

所述第二可编程逻辑芯片通过第四数据链路与所述第二无线通信模块连接；

其中，所述第二数据链路和所述第四数据链路为USB链路，SATA链路或者PCIE链路。

本申请实施例中的上述一个或多个技术方案，至少具有如下一种或多种技术效果：

1、本申请实施例的方案中，第一电子设备包括第一处理器和第一无线通信模块，第二电子设备包括第二处理器和第二无线通信模块，第一无线通信模块能够与第二无线通信模块建立无线连接，然后第一处理器通过所述无线连接将需要处理的数据发送至第二处理器，并接收第二电子设备返回的对数据进行处理后得到的数据。

本申请实施例的方案中，第一处理器可以为CPU，第二处理器可以为GPU，通过第一无线通信模块和第二无线通信模块实现了CPU和GPU之间的连接，避免了使用物理接口对CPU和GPU进行连接，从而解决了现有技术中存在的电子设备通过物理接口实现与多GPU的连接，不利于电子设备的外观设计的技术问题，实现了电子设备通过无线连接，扩展GPU的技术效果。

2、本申请实施例的方案中，第一处理器通过第一数据链路与第一无线通信模块连接，其中，第一数据链路包括M条数据通路，M为大于1的正整数。由于多GPU技术需要较大的带宽，如果带宽太小，就会造成数据高延迟。本申请实施例的方案中，通过多通道数据传输，实现了高带宽，低延迟的技术效果。

3、本申请实施例的方案中，第一电子设备还包括：第一可编程逻辑芯片，用于将所述第一处理器需要发送至所述第二处理器的低速信号整合为高速信号。由于数据链路为高速数据链路，用于传输高速信号，对于电子设备中的一些低速信号，如：控制信号，可以通过第一可编程逻辑芯片将低速信号整合为高速信号进行传输，进而实现了利用高速数据链路传输低速信号的技术效果。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍。

图1为本申请实施例中第一电子设备的硬件结构示意图；

图2为本申请实施例中第二电子设备的硬件结构示意图；

图3为本申请实施例中的通信***的硬件结构示意图。

具体实施方式

在本申请实施例提供的技术方案中，通过电子设备中的无线通信模块实现了CPU和GPU之间的连接，避免了使用物理接口对CPU和GPU进行连接，从而解决了现有技术中存在的电子设备通过物理接口实现与多GPU的连接，不利于电子设备的外观设计的技术问题，实现了电子设备通过无线连接，扩展GPU的技术效果。

下面通过附图以及具体实施例对本发明技术方案做详细的说明，应当理解本申请实施例以及实施例中的具体特征是对本发明技术方案的详细的说明，而不是对本发明技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。

本申请实施例中，第一电子设备可以为笔记本电脑，台式电脑等设备；第二电子设备可以为具有GPU的设备，第二电子设备可以作为第一电子设备的扩展GPU。

如图1所示，为本申请实施例中的第一电子设备的硬件结构示意图，所述第一电子设备包括：第一处理器10，与第一无线通信模块11连接；

如图2所示，为本申请实施例中的第二电子设备的硬件结构示意图。所述第二电子设备包括：第二处理器20和第二无线通信模块21，第二处理器20与第二无线通信模块21连接。

其中，所述第一无线通信模块11能够与第二电子设备的中的第二无线通信模块21建立无线连接，所述第一处理器10通过所述无线连接将数据发送至所述第二电子设备中的第二处理器20，并接收所述第二电子设备返回的对所述数据进行处理后得到的数据。

举例来讲，第一电子设备在运行游戏，播放高清视频的过程中，需要对大量图形进行处理，第一处理器10可以通过第一无线通信模块11将需要处理的数据发送至第二处理器20，第二处理器20在对需要处理的数据进行处理后，将处理后的数据通过第二无线通信模块21发送至第一处理器10。

在具体实施过程中，第一处理器10可以为CPU，第二处理器20可以为GPU，从而实现电子设备通过无线连接扩展GPU。进一步，第二处理器20可以为一个或多个，从而实现电子设备对多GPU的支持。

本申请实施例中，第一无线通信模块11和第二无线通信模块21可以为近场通信芯片，如：NFC芯片。

本申请实施例中，所述第一处理器10通过第一数据链路12与所述第一无线通信模块11连接，其中，所述第一数据链路12包括M条数据通路，M为大于1的正整数。

本申请实施例中，第一数据链路12为PCIE(PCI-Express，总线和接口标准)链路，可以为PCIE×1、PCIE×4、PCIE×16或PCIE×32等宽度的PCIE链路。

具体的，如图3所示，第一数据链路12包括多条数据通路(PCIElane)，每条数据通路都与第一电子设备的第一无线通信模块11连接。则第一无线通信模块11可以包括多个无线通信芯片，使得第一数据链路12中的每条数据通路与多个无线通信芯片中的一个无线通信芯片连接。换言之，第一电子设备可以通过一条数据链路和一个无线通信芯片组成一个无线传输通道，进而通过多条数据链路和多个无线通信芯片组成多个无线通道。由于每个无线通道都对应相应的数据通路，而每条数据通路都具有一定带宽，进而实现高带宽多通道传输。

对应的，在第二电子设备中，第二处理器20和第二无线通信模块21通过第三数据链路22连接。其中，所述第三数据链路22包括N条数据通路，N为大于1的正整数。

具体的，第三数据链路22包括多条数据通路，每条数据通路都与第二电子设备的第二无线通信模块21连接。则第二无线通信模块21可以包括多个无线通信芯片，第三数据链路22中的每条数据通路与多个无线通信芯片中的一个无线通信芯片连接。换言之，第二电子设备可以通过一条数据链路和一个无线通信芯片组成一个无线传输通道，进而通过多条数据链路和多个无线通信芯片组成多个无线通道。由于每个无线通道都具有相应的PCIElane，而每条PCIElane都具有一定带宽，进而实现与第一电子设备之间的高带宽多通道传输。

举例来讲，第一电子设备中的第一数据链路12包括8条数据通路，每条数据通路连接一个无线通信芯片，用于对每条数据通路传输的信号进行无线传输。假设第二电子设备中的第三数据链路22也包括8条数据通路，每条数据通路连接一个无线通信芯片，用于接收第一电子设备通过无线传输发送的数据，并将接收到的数据通路对应的数据通路发送至第二处理器20。第二处理器20在对数据进行处理后，再将处理后的数据通过无线传输发送至第一处理器10。

本申请实施例中，所述第一电子设备还包括：第一可编程逻辑芯片13，用于将所述第一处理器10需要发送至所述第二处理器20的低速信号整合为高速信号。

本申请实施例中，由于第一数据链路12为高速数据链路，用于传输高速信号，对于第一电子设备中的一些低速信号，如：控制信号等，可以通过第一可编程逻辑芯片13可以将低速信号整合为高速信号，然后通过高速数据链路进行传输。

如图1所示，第一可编程逻辑芯片13与第一处理器10连接，用于将第一处理器10的控制信号进行整合，然后，通过高速数据链路进行传输。

对应的，由于第二电子设备通过第二无线通信模块21接收到的数据为高速数据，而GPU不能直接对高速信号进行处理，因此，第二电子设备包括第二可编程逻辑芯片23，用于将接收到的高速信号分解为低速信号。

具体的，第二可编程逻辑芯片23对接收到的高速信号进行分解，还原成控制信号，并将控制信号传输至第二处理器20，以使第二处理器20能够处理所述控制信号。

在实际应用中，第一可编程逻辑芯片13还可以对PCH(PlatformControllerHub；集成南桥)或者EC(EmbedController，嵌入式控制器)的控制信号进行整合，然后通过高速数据链路进行传输。

本申请实施例中，所述第一可编程逻辑芯片13通过第二数据链路14与所述第一无线通信模块11连接，所述第二可编程逻辑芯片23通过第四数据链路24与第二无线通信模块21连接。其中，所述第二数据链路14和第四数据链路24可以为USB(UniversalSerialBus；通用串行总线)链路，SATA(SerialAdvancedTechnologyAttachment；串行高级技术附件)链路或者PCIE链路。

本申请实施例中，第二电子设备还包括帧存储器VRAM，可以被用于存储第二处理器20在执行操作时所使用的数据。

基于同一发明构思，本申请实施例还提供一种通信***，如图3所示，图3为本申请实施例中通信***的硬件结构示意图，所述通信***包括：

第一电子设备，包括第一处理器10，与第一无线通信模块11连接；

第二电子设备，包括第二处理器20，与第二无线通信模块21连接；

其中，所述第一处理器10通过所述第一无线通信模块11和所述第二无线通信模块21之间建立的无线连接将数据发送至所述第二处理器20，所述第二处理器20对所述数据进行处理，并将处理后的数据发送至所述第一处理器10。

可选的，所述第一处理器10通过第一数据链路12与所述第一无线通信模块11连接；

所述第二处理器20通过第三数据链路22与所述第二无线通信模块21连接；

其中，所述第一数据链路12包括M条数据通路，所述第三数据链路22包括N条数据通路，M，N为大于1的正整数。

可选的，所述第一数据链路12和所述第三数据链路22为PCIE链路。

可选的，所述第一电子设备还包括：

第一可编程逻辑芯片13，用于将所述第一处理器10需要发送至所述第二处理器20的低速信号整合为高速信号；

所述第二电子设备还包括：第二可编程逻辑芯片23，用于将接收到的高速信号分解为低速信号。

可选的，所述第一可编程逻辑芯片13通过第二数据链路14与所述第一无线通信模块11连接；

所述第二可编程逻辑芯片23通过第四数据链路24与所述第二无线通信模块21连接；

其中，所述第二数据链路14和所述第四数据链路24为USB链路，SATA链路或者PCIE链路。

通过本申请实施例中的一个或多个技术方案，可以实现如下一个或多个技术效果：

1、本申请实施例的方案中，第一电子设备包括第一处理器和第一无线通信模块，第二电子设备包括第二处理器和第二无线通信模块，第一无线通信模块能够与第二无线通信模块建立无线连接，然后第一处理器通过所述无线连接将需要处理的数据发送至第二处理器，并接收第二电子设备返回的对数据进行处理后得到的数据。

本申请实施例的方案中，第一处理器可以为CPU，第二处理器可以为GPU，通过第一无线通信模块和第二无线通信模块实现了CPU和GPU之间的连接，避免了使用物理接口对CPU和GPU进行连接，从而解决了现有技术中存在的电子设备通过物理接口实现与多GPU的连接，不利于电子设备的外观设计的技术问题，实现了电子设备通过无线连接，扩展GPU的技术效果。

2、本申请实施例的方案中，第一处理器通过第一数据链路与第一无线通信模块连接，其中，第一数据链路包括M条数据通路，M为大于1的正整数。由于多GPU技术需要较大的带宽，如果带宽太小，就会造成数据高延迟。本申请实施例的方案中，通过多通道数据传输，实现了高带宽，低延迟的技术效果。

3、本申请实施例的方案中，第一电子设备还包括：第一可编程逻辑芯片，用于将所述第一处理器需要发送至所述第二处理器的低速信号整合为高速信号。由于数据链路为高速数据链路，用于传输高速信号，对于电子设备中的一些低速信号，如：控制信号，可以通过第一可编程逻辑芯片将低速信号整合为高速信号进行传输，进而实现了利用高速数据链路传输低速信号的技术效果。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种第一电子设备，包括：

第一处理器，与第一无线通信模块连接；

其中，所述第一无线通信模块能够与设置在第二电子设备的中的第二无线通信模块建立无线连接，所述第一处理器通过所述无线连接将数据发送至所述第二电子设备中的第二处理器，并接收所述第二电子设备返回的对所述数据进行处理后得到的数据。

2.如权利要求1所述的电子设备，其特征在于，所述第一处理器通过第一数据链路与所述第一无线通信模块连接，其中，所述第一数据链路包括M条数据通路，M为大于1的正整数。

3.如权利要求2所述的电子设备，其特征在于，所述第一数据链路为PCIE链路。

4.如权利要求1所述的电子设备，其特征在于，所述第一电子设备还包括：

第一可编程逻辑芯片，用于将所述第一处理器需要发送至所述第二处理器的低速信号整合为高速信号。

5.如权利要求4所述的电子设备，其特征在于，所述第一可编程逻辑芯片通过第二数据链路与所述第一无线通信模块连接；其中，所述第二数据链路为USB链路，SATA链路或者PCIE链路。

6.一种通信***，包括：

第一电子设备，包括第一处理器，与第一无线通信模块连接；

第二电子设备，包括第二处理器，与第二无线通信模块连接；

其中，所述第一处理器通过所述第一无线通信模块和所述第二无线通信模块之间建立的无线连接将数据发送至所述第二处理器，所述第二处理器对所述数据进行处理，并将处理后的数据发送至所述第一处理器。

7.如权利要求6所述的***，其特征在于，所述第一处理器通过第一数据链路与所述第一无线通信模块连接；

所述第二处理器通过第三数据链路与所述第二无线通信模块连接；

其中，所述第一数据链路包括M条数据通路，所述第三数据链路包括N条数据通路，M，N为大于1的正整数。

8.如权利要求7所述的***，其特征在于，所述第一数据链路和所述第三数据链路为PCIE链路。

9.如权利要求6所述的***，其特征在于，所述第一电子设备还包括：

第一可编程逻辑芯片，用于将所述第一处理器需要发送至所述第二处理器的低速信号整合为高速信号；

所述第二电子设备还包括：第二可编程逻辑芯片，用于将接收到的高速信号分解为低速信号。

10.如权利要求9所述的***，其特征在于，所述第一可编程逻辑芯片通过第二数据链路与所述第一无线通信模块连接；

所述第二可编程逻辑芯片通过第四数据链路与所述第二无线通信模块连接；

其中，所述第二数据链路和所述第四数据链路为USB链路，SATA链路或者PCIE链路。