KR20070024678A - 온-핀 캐패시터들을 이용하는 고속 메모리 모듈 - Google Patents

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KR20070024678A
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Abstract

메모리 버스에 접속된 다수의 브랜치(branch)를 갖고, 각 브랜치는 적어도 하나의 전송 신호선(TS선) 및/또는 적어도 하나의 서브 전송 신호선(STS선)을 경유하여 메모리 버스에 접속된 적어도 하나의 DRAM(dynamic random access memory) 디바이스 또는 SDRAM 디바이스를 포함하는 메모리 모듈들을 제조하기 위한 장치 및 방법이 제공된다. 메모리 모듈들은 TS선 또는 STS선 및 DRAM 디바이스 또는 SDRAM 디바이스와 병렬로 접속된 캐패시터를 포함하는 적어도 하나의 브랜치를 포함한다. 메모리 모듈들을 구현하는 컴퓨팅 시스템도 논의된다.
메모리 버스, 메모리 모듈, 캐패시터, 버스선, 종단

Description

온-핀 캐패시터들을 이용하는 고속 메모리 모듈{HIGH SPEED MEMORY MODULES UTILIZING ON-PIN CAPACITORS}
본 발명은 메모리 모듈들에 관련된다.
컴퓨터 시스템들은 버스들 및 유사한 통신선들을 통해 서로 통신하는 구성 요소들의 세트로 이루어진다. 컴퓨터 시스템 구성 요소들은 프로세서들, 통신 칩셋들(communication chipsets), 메모리 모듈들, 주변 기기 구성 요소들 및 유사한 디바이스들을 포함한다. 이러한 디바이스들은 버스들의 세트를 통해 서로 통신한다. 이러한 버스들은 버스 상의 각 구성 요소에 의해 이해되는 통신 프로토콜들을 이용할 수 있다. 소정의 구성 요소들을 버스 컨트롤러들로서 작용하여 버스 상의 통신 트래픽을 관리한다.
컴퓨터 시스템 속도 및 효율성은 컴퓨터 시스템 내의 버스들 및 통신선들의 속도에 의해 제한된다. 프로세서는 시스템 버스, 메모리 버스 및 메모리 컨트롤러를 의지하여 데이터 및 명령어들을 시스템 메모리에서 검색한다. 프로세서가 이러한 명령어들을 처리할 수 있는 속도에 있어서, 프로세서는 시스템 버스 및 메모리 버스를 통해 데이터 및 명령어들을 수신할 수 있는 속도로 제한된다.
통상적으로 버스들은 컴퓨팅 시스템의 주 기판과 같은 PCB(printed circuit board) 위에 배치된 통신선들이다. 컴퓨팅 시스템의 구성 요소들(예를 들면, 메모리)은 버스 선들과 접속하는 핀들을 갖는다. 구성 요소들은 버스선들을 통하여 신호를 구동함에 의해 버스들을 통해 통신한다. 이러한 신호들은 수신 디바이스(recipient device)에 의해 래치된다. 만약 신호가 적절하게 종단되지 않으면, 신호의 반사가 일어나거나 다른 노이즈가 선 상의 다음 신호에 영향을 줄 수 있다.
도 1은 메모리 버스에 접속된 DRAM(dynamic random access memory) 디바이스 및 TS(transmission signal)선과 병렬로 적어도 하나의 캐패시터를 포함하는 메모리 모듈의 일 실시예의 블록도이다.
도 2는 메모리 버스에 접속된 적어도 하나의 SDRAM(synchronous random access memory) 디바이스 및 TS선과 병렬로 접속된 적어도 하나의 캐패시터를 포함하는 메모리 모듈의 일 실시예의 블록도이다.
도 3은 메모리 버스에 접속된 적어도 하나의 SDRAM 디바이스 및 STS(sub-transmission signal)선과 병렬로 접속된 적어도 하나의 캐패시터를 포함하는 메모리 모듈의 일 실시예의 블록도이다.
도 4는 도 2의 메모리 모듈을 포함하는 컴퓨팅 시스템의 일 실시예의 블록도이다.
도 5는 도 1, 도 2 및 도 3의 메모리 모듈을 제조하기 위한 방법의 일 실시예의 흐름도이다.
도 1은 메모리 버스에 접속된 DRAM 디바이스 및 TS선과 병렬로 적어도 하나의 캐패시터를 포함하는 메모리 모듈의 일 실시예의 블록도이다. 도 1에 도시된 일 실시예에서, 메모리 모듈(100)은 SIMM(single in-line memory module)이다.
일 실시예에서, 메모리 모듈(100)은 PCB(105) 위에 형성된다. PCB 또는 본 기술분야에서 공지된 다른 유형들의 회로 기판들을 형성하기 위한 임의의 방법을 이용하여 PCB(105)가 형성될 수 있다. 일 실시예에서, 메모리 모듈(100)은 PCB(105) 위에 형성된 TS선들(121 내지 129)을 포함한다.
도 1에 도시된 일 실시예에서, PCB(105)의 패턴은 TS선들(121 내지 129)에 접속된 메모리 버스(175)를 포함한다. 다른 실시예들에서, 메모리 모듈(100)은 TS선들(121 내지 129) 및 메모리 버스(175)에 대한 임의의 패턴을 포함할 수 있다.
일 실시예에서, TS선들(121 내지 129) 및 메모리 버스(175)는 구리로 형성된다. 다른 실시예들에서, TS선들(121 내지 129) 및 메모리 버스(175)는 본 기술분야에서 공지된 도전성 물질들로 형성될 수 있다.
일 실시예에서, 메모리 버스(175)는, 메모리 버스(175) 상의 TS선(129)의 부착점 이후에 위치하는 종단 회로(185), 및 메모리 모듈(100)을 컴퓨팅 시스템의 다른 구성 요소들에 접속시키는 대향 커넥터(195)를 포함한다. 일 실시예에서, 종단 회로(185)는 전압원에 연결되어 풀업(pull-up) 종단 회로를 형성한다. 다른 실시예에서, 종단 회로(185)는 접지되어 풀다운 종단 회로를 형성한다.
일 실시예에서, 메모리 모듈(100)은 DRAM 디바이스들(141 내지 149)를 포함한다. 일 실시예에서, DRAM 디바이스들(141 내지 149)은, 각각의 TS선에 각각 접속되고, 전술한 바와 같이 TS선은 메모리 버스(175)에 접속되어 브랜치들(branches)(131 내지 139)을 형성한다. DRAM 디바이스들(141~149)은 각각 임의의 DRAM 디바이스, 또는 컴퓨팅 시스템에 의해 데이터를 기록하고 판독할 수 있는 본 기술분야에 공지된 다른 메모리 디바이스일 수 있다. 도 1에 도시된 실시예에서, 메모리 모듈(100)은 9개의 DRAM 디바이스들 및 브랜치들을 포함하지만, 메모리 모듈(100)은 임의의 개수의 DRAM 디바이스들 및 브랜치들을 포함할 수 있다.
일 실시예에서, 메모리 모듈(100)은 캐패시터(165)를 포함할 수도 있다. 일 실시예에서, 캐패시터(165)는 DRAM 디바이스(141) 및 TS(121)과 병렬로 접속된다. 일 실시예에서, 캐패시터(165)는, 4㎊ 캐패시터이다. 다른 실시예들에서, 캐패시터(165)는 약 1㎊ 내지 약 40㎊의 범위에 있는 캐패시터이다.
일 실시예에서, 메모리 모듈(100)은 DRAM 디바이스(141) 및 TS선(121)에 병렬로 접속된 제2 캐패시터를 갖는다. 마찬가지로, 제2 캐패시터는 약 1㎊ 내지 약 40㎊의 범위의 캐패시턴스를 가질 수 있다.
다른 실시예들에서, 메모리 모듈(100)은 메모리 버스(175)에 접속된 TS선들의 서브셋과 각각의 DRAM 디바이스에 병렬로 접속된 캐패시터(165)와 유사한 복수의 캐패시터를 포함한다. 이 경우, 서브셋은 메모리 버스(175)에 접속된 TS선 및 각 DRAM 디바이스(예를 들면, DRAM 디바이스들 (141, 142))과 병렬로 접속된 캐패시터를 갖는 하나 이상의 TS선들이다(예를 들면, TS선들 (121, 122)). 일 실시예에서, 서브셋은, 각각이 각 DRAM 디바이스들(141 내지 149) 및 자신과 평행하게 접속된 캐패시터(165)와 유사한 적어도 하나의 캐패시터를 갖는 TS선들(121 내지 129)를 포함하여, 브랜치(131)와 유사한 복수의 브랜치를 형성한다. 일 실시예에서, 복수의 캐패시터는 동일한 크기이다. 다른 실시예들에서, 복수의 캐패시터 중 적어도 두 개의 캐패시터가 상이한 크기이다.
도 2는 메모리 버스에 접속된 TS선 및 적어도 하나의 SDRAM 디바이스에 병렬로 접속된 적어도 하나의 캐패시터를 포함하는 메모리 모듈의 일 실시예의 블록도이다. 도 2에서 도시된 일 실시예에서, 메모리 모듈(200)은 DIMM(double in-line memory module)이다.
일 실시예에서, 메모리 모듈(200)은 도 1에 대하여 전술된 실시예들과 유사하게 PCB(205) 위에 형성된다. 마찬가지로, 일 실시예에서, 메모리 모듈(200)은 PCB(205) 상에 있는, 종단 회로(285) 및 커넥터(295)를 포함하는 메모리 버스(275) 및 TS선들(221 내지 229)을 포함한다.
일 실시예에서, 메모리 모듈(200)은 SDRAM 디바이스들(241 내지 258)을 포함한다. SDRAM 디바이스들(241 내지 258)은 컴퓨팅 시스템에 의해 데이터를 기록 및 판독할 수 있는 본 기술분야에 공지된 임의의 SDRAM 디바이스일 수 있다. 다른 실시예들에서, SDRAM 디바이스들(241 내지 258)은 전술된 DRAM 디바이스들(141 내지 149)과 유사한 DRAM 디바이스들 또는 컴퓨팅 시스템에 의해 데이터를 기록 및 판독할 수 있는 본 기술분야에 공지된 다른 메모리 디바이스들로 대체될 수 있다. 일 실시예에서, SDRAM 디바이스들(241 내지 258)은 쌍들로 분할될 수 있고(예를 들면, SDRAM 디바이스들(241, 242); SDRAM 디바이스들(243, 244); 등) 및 각 쌍은 TS선들(221 내지 229) 중 하나에 각각 접속되어 두 개의 SDRAM 디바이스 및 단일 TS선으로 구성된 브랜치들(231 내지 239)을 형성한다.
도 2에서 도시된 일 실시예에서, 메모리 모듈(200)은 9개의 브랜치들을 형성하는 18개의 SDRAM 디바이스들을 포함하지만, 메모리 모듈(200)은 임의의 개수의 SDRAM 디바이스들 및 브랜치들을 포함할 수 있다. 게다가, 다른 실시예들에서, 브랜치는 두 개보다 많은 SDRAM 디바이스를 포함할 수 있다.
일 실시예에서, 메모리 모듈(200)은 캐패시터(265)를 포함한다. 일 실시예에서, 캐패시터(265)는 SDRAM 디바이스들(241, 242) 및 TS선(221)과 평행하게 접속된다. 게다가, 일 실시예에서, 캐패시터(265)는 4㎊ 캐패시터이다. 다른 실시예들에서, 캐패시터(265)는 약 1㎊ 내지 약 40㎊의 범위에 있는 캐패시터일 수 있다.
일 실시예에서, 메모리 모듈(200)은 TS선(221) 및 SDRAM 디바이스들(241, 242)에 병렬로 접속된 둘 이상의 캐패시터를 가질 수 있다. 예를 들면, TS선(221)은 SDRAM 디바이스들(241, 242) 및 TS선(221)과 평행하게 접속된 두 개의 캐패시터를 가질 수 있다. 마찬가지로, 제2 캐패시터는 약 1㎊ 내지 약 40㎊의 범위에 있는 캐패시턴스를 가질 수 있다.
다른 실시예들에서, 메모리 모듈(200)은 메모리 버스(275)에 접속된 TS선들의 서브셋 및 SDRAM 디바이스들의 쌍과 병렬로 접속된 캐패시터(265)와 유사한 복수의 캐패시터를 포함한다. 이 관점에서, 서브셋은, 메모리 버스(275)에 접속된 각각의 TS선 상의 SDRAM 디바이스들의 쌍(예를 들면, SDRAM 디바이스들 (241, 242) 및 SDRAM 디바이스들 (243, 244))과 병렬로 접속된 적어도 하나의 캐패시터를 갖는 하나 이상의 TS선들(예를 들면, TS선(221) 및 TS선(222))이다. 더욱이, 일 실시예에서, 서브셋은, 각 TS선 상의 SDRAM 디바이스들의 각각의 쌍과 각각 병렬로 접속된 캐패시터(265)와 유사한 캐패시터를 갖는 각 TS선(예를 들면, TS선들(221 내지 229))을 포함한다. 일 실시예에서, 복수의 캐패시터는 동일한 크기이다. 다른 실시예들에서, 복수의 캐패시터 중 적어도 두 개의 캐패시터가 상이한 크기이다.
도 3은 메모리 버스에 접속된 적어도 하나의 STS선 및 적어도 하나의 SDRAM 디바이스와 병렬로 접속된 적어도 하나의 캐패시터를 포함하는 메모리 모듈의 일 실시예의 블록도이다. 도 3에 도시된 일 실시예에서 메모리 모듈(300)은, 도 2에 관해 전술된 실시예들과 유사하게, 종단 회로(390) 및 커넥터(395)를 포함하는 메모리 버스(385)에 접속되는(SDRAM 디바이스들(341 내지 358)에 각각 접속되는 TS선(321 내지 329)들을 포함하는) 브랜치들(331 내지 339)을 포함하는 DIMM이다.
일 실시예에서, 메모리 모듈(300)은 TS선들(321 내지 329)에 접속된 STS선들(321A, 321B 내지 329A, 329B) 및 SDRAM 디바이스들(331 내지 339)을 각각 포함한다. 도 3에서 도시된 실시예에서, 메모리 모듈(300)은 각각 STS선들(321A, 321B)에 접속된, 전술된 캐패시터(265)와 유사한 캐패시터들(365, 370)을 포함한다. 일 실시예에서, 캐패시터들(365, 370)은 동일한 크기이다. 다른 실시예들에서, 캐패시터들(365, 370)은 상이한 크기이다.
일 실시예에서, 메모리 모듈(300)은 STS선들(321A, 321B) 중 하나 또는 각각에 연결되고 SDRAM 디바이스들(341, 342)과 병렬로 연결된 둘 이상의 캐패시터를 가질 수 있다. 예를 들면, STS선(221A)은 SDRAM 디바이스(341) 및 STS선(321A)과 병렬로 접속된 두 개의 캐패시터를 가질 수 있다. 마찬가지로, 제2 캐패시터는 약 1㎊ 내지 약 40㎊의 범위에 있는 캐패시턴스를 가질 수 있다. 일 실시예에서, 각 캐패시터는 동일한 크기이다. 다른 실시예들에서, 적어도 두 개의 캐패시터가 상이한 크기이다.
일 실시예에서, 메모리 모듈(300)은 단일 브랜치 내에서 STS선들의 서브셋에 병렬로 접속되고 개별적인 SDRAM 디바이스와도 각각 병렬인 캐패시터들(365, 370)과 유사한 복수의 캐패시터를 포함한다. 이런 관점에서, 서브셋은, 각 STS선에 접속된 적어도 하나의 캐패시터를 가지고, 각 캐패시터는 SDRAM 디바이스(예를 들면, SDRAM 디바이스들(341, 342, 343, 344)와 병렬인 STS 선들의 적어도 한 쌍(예를 들면, STS선들(321A, 321B), 및 STS선들(322A, 322B))이다. 더욱이, 일 실시예에서 서브셋은, 각각의 SDRAM 디바이스 및 STS선과 병렬로 접속된 캐패시터들(365, 370)과 유사한 캐패시터를 가지는 각 STS선(예를 들면, STS선들(321A, 321B) 내지 (329A, 329B)을 포함하여, 브랜치(331)들과 유사한 복수의 브랜치를 형성한다. 일 실시예에서, 복수의 캐패시터는 동일한 크기이다. 다른 실시예들에서, 복수의 캐패시터 중 적어도 두 개가 상이한 크기이다.
게다가, 일 실시예에서, 단일 브랜치(예를 들면, 브랜치(331))는 STS선들 중 하나와 병렬 접속된 하나의 캐패시터(예를 들면, 캐패시터(365))만을 가지면서, 다른 STS선(예를 들면, STS선(321B))은 그와 접속된 캐패시터를 갖지 않는다. 더욱이, STS선 및 TS선이 동일한 브랜치 내에 있든지 상이한 브랜치에 있든지 간에 적어도 하나의 STS선 및 적어도 하나의 TS선 상에 위치된 복수의 캐패시터의 임의의 조합을 메모리 모듈(300)이 가질 수 있다고 생각된다. 예를 들면, 일 실시예에서, STS선들(321A, 321B) 각각이 그들과 병렬로 접속된 적어도 하나의 캐패시터를 갖고, TS선(322)도 그와 병렬로 접속된 적어도 하나의 캐패시터를 갖는다.
게다가, "A" 및 "B" STS선들이 병렬이기 때문에, 일 실시예에서 예를 들면 캐패시터들(365, 370)은, 브랜치(221) 내에 포함된 것과 유사한 브랜치(331) 내의 캐패시턴스를 얻는데 예를 들어 캐패시터(265)의 절반의 크기를 갖는다. 마찬가지로, 이것은 전술된 STS선들에 병렬 접속된 임의의 캐패시터 쌍에 적용된다.
도 4는 도 2의 메모리 모듈을 포함하는 컴퓨팅 시스템의 일 실시예의 블록도이다. 도 4에 도시된 실시예에서, 컴퓨팅 시스템(400)은 칩셋(410)과 접속된, 전술된 메모리 모듈(200)과 유사한 메모리 모듈(405)를 포함한다. 다른 실시예들에서, 메모리 모듈(405)은 전술된 메모리 모듈(100) 또는 메모리 모듈(300)과 유사하다.
칩셋(410)은 컴퓨팅 트랜잭션들을 용이하게 할 수 있는, 본 기술분야에 공지된 임의의 통신 허브일 수 있다. 일 실시예에서, 칩셋(410)은 시스템 버스(420)에 접속된다. 시스템 버스(420)는 컴퓨팅 트랜잭션들을 송신할 수 있는, 본 기술분야에 공지된 임의의 시스템 버스일 수 있다.
일 실시예에서, 시스템 버스(420)는 프로세서(430)에 접속된다. 일 실시예에서, 프로세서(430)는, 캘리포니아 주, 산타 클라라의 인텔사에서 제조된 Pentium 4 프로세서이다. 다른 실시예들에서, 프로세서(430)는 본 기술분야에 공지된 임의의 프로세서일 수 있다.
도 5는 도 1, 도 2, 및 도 3의 메모리 모듈들을 제조하기 위한 방법의 일 실시예의 흐름도이다. 일 실시예에서, 방법(500)은 복수의 TS선들 및/또는 STS선들을 포함하는 PCB 제작으로 시작할 수 있다.(블록 510) TS선들 및/또는 STS선들은 PCB 상의 임의의 패턴을 형성할 수 있다.
일 실시예에서, 복수의 DRAM 디바이스들 또는 SDRAM 디바이스들이 복수의 TS선들 및/또는 STS선들에 접속되고, TS선들 및/또는 STS선들은 또한 메모리 버스에 연결되고, 하나의 TS선 및/또는 STS선은 제1 DRAM 디바이스 또는 제1 SDRAM 디바이스와 병렬로 접속된 캐패시터를 포함한다.(블록 520) 일 실시예에서, 방법(500)은 적어도 하나의 추가 캐패시터를 추가 TS선들 및/또는 STS선들의 서브셋에 접속하는 것도 포함하며, 그 추가 캐패시터는 전술된 실시예들과 유사하게 TS선들 및/또는 STS선들과 DRAM 디바이스들 및 SDRAM 디바이스들과 병렬로 접속된다.(블록 530)
이전의 단락들에서 특정한 실시예들이 설명되었다. 그러나 청구범위의 보다 넓은 사상 및 범위에서 떠나지 않고 다양한 수정들 및 변경들이 만들어질 수 있다는 것이 명백할 것이다. 따라서, 본 명세서 및 도면들은 제한적인 의미라기보다는, 오히려 예시적인 의미로 이해되어야 한다.

Claims (21)

  1. 각각이, 복수의 전송 신호선(transmission signal line) 중 하나를 경유하여 메모리 버스에 연결된 복수의 메모리 디바이스; 및
    상기 복수의 메모리 디바이스 중 하나에 병렬로 제1 전송 신호선 및 제1 서브 전송 신호선(sub-transmission signal line) 중 하나에 연결된 적어도 하나의 캐패시터
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 디바이스는 쌍들로 나뉘고, 각 쌍들은 브랜치(branch)를 형성하는 장치.
  3. 제2항에 있어서,
    하나의 캐패시터가 약 1㎊ 내지 약 40㎊의 범위에 있는 장치.
  4. 제2항에 있어서,
    하나의 캐패시터가 4㎊ 캐패시터인 장치.
  5. 제2항에 있어서,
    제2 브랜치와 평행하게 제2 TS선 및 제2 STS선 중 하나에 연결된 제2 캐패시터를 더 포함하는 장치.
  6. 제5항에 있어서,
    상기 제1 캐패시터 및 상기 제2 캐패시터는 실질적으로 동일한 크기인 장치.
  7. 제6항에 있어서,
    상기 제1 캐패시터 및 상기 제2 캐패시터는 각각 약 1㎊ 내지 약 40㎊의 범위에 있는 장치.
  8. 제5항에 있어서,
    상기 제1 캐패시터 및 상기 제2 캐패시터는 상이한 크기인 장치.
  9. 제8항에 있어서,
    상기 제1 캐패시터 및 상기 제2 캐패시터는 각각 약 1㎊ 내지 약 40㎊의 범위에 있는 장치.
  10. 제2항에 있어서,
    제1 브랜치와 병렬로 연결된 제1 복수의 캐패시터를 더 포함하고, 상기 제1 브랜치 상의 전체 캐패시턴스는 약 1㎊ 내지 약 40㎊의 범위에 있는 장치.
  11. 제2항에 있어서,
    복수의 전송 신호선 및 복수의 서브 전송 신호선 중 하나의 각각에 연결된 적어도 하나의 캐패시터를 더 포함하고, 각 캐패시터는 상기 복수의 메모리 디바이스 각각에 병렬인 장치.
  12. 제11항에 있어서,
    각각의 브랜치 상의 상기 전체 캐패시턴스는 약 1㎊ 내지 약 40㎊의 범위에 있는 장치.
  13. 제1항에 있어서,
    상기 복수의 메모리 디바이스 각각이 브랜치를 형성하고, 및
    제1 브랜치 상의 상기 캐패시턴스는 약 1㎊ 내지 약 40㎊의 범위에 있는 장치.
  14. 제13항에 있어서,
    복수의 전송 신호선 각각에 연결된 적어도 하나의 캐패시터를 더 포함하고, 각 캐패시터는 하나의 메모리 디바이스에 병렬로 연결된 장치.
  15. 제14항에 있어서,
    각 전송 신호선 상의 상기 캐패시턴스는 약 1㎊ 내지 약 40㎊의 범위에 있는 장치.
  16. 복수의 전송 신호선을 경유하여 메모리 버스에 연결된 복수의 메모리 디바이스, 및
    제1 전송 신호선에 연결된 적어도 하나의 캐패시터를 포함하며, 하나의 메모리 디바이스와 병렬인 상기 제1 캐패시터는 약 1㎊ 내지 약 40㎊의 범위에 있는 메모리 패키지;
    상기 메모리 패키지에 연결된 칩셋; 및
    시스템 버스를 경유하여 상기 칩셋에 연결된 프로세서
    를 포함하는 시스템.
  17. 제16항에 있어서,
    상기 메모리 패키지는 DIMM(dual in-line memory module)을 포함하는 시스템.
  18. 제17항에 있어서,
    상기 메모리 패키지는 SIMM(single in-line memory module)을 포함하는 시스템.
  19. 복수의 TS선 및 복수의 STS선 중 하나를 포함하는 PCB(printed circuit board)를 제조하는 단계;
    상기 복수의 TS선 및 상기 복수의 STS선 중 적어도 하나에 하나 이상의 메모리 디바이스를 연결시키는 단계
    를 포함하고,
    상기 복수의 TS선 및 상기 복수의 STS선 중 상기 하나의 각각은 메모리 버스에 또한 연결되고, 제1 TS선 및 제1 STS선 중 하나는 약 1㎊ 내지 약 40㎊의 범위에 있고 상기 복수의 메모리 디바이스 중 제1 메모리 디바이스에 병렬로 접속된 제1 캐패시터를 포함하는 방법.
  20. 제19항에 있어서,
    제2 캐패시터를 제2 TS선 및 제2 STS선 중 하나 상의 제2 메모리 디바이스와 병렬로 연결하는 단계를 더 포함하는 방법.
  21. 제19항에 있어서,
    상기 복수의 TS선 및 상기 복수의 STS선 중 상기 하나의 각각 상의 개별적인 메모리 디바이스와 적어도 하나의 캐패시터를 병렬로 연결시키는 단계를 더 포함하는 방법.
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