CN102832134B

CN102832134B - 具有超薄源区的槽栅vdmos器件的制备方法

Info

Publication number: CN102832134B
Application number: CN201210316793.9A
Authority: CN
Inventors: 任敏; 张灵霞; 邓光敏; 张蒙; 赵起越; 李泽宏; 张金平; 张波
Original assignee: University of Electronic Science and Technology of China; Institute of Electronic and Information Engineering of Dongguan UESTC
Current assignee: University of Electronic Science and Technology of China; Institute of Electronic and Information Engineering of Dongguan UESTC
Priority date: 2012-08-31
Filing date: 2012-08-31
Publication date: 2014-12-03
Anticipated expiration: 2032-08-31
Also published as: CN102832134A

Abstract

具有超薄源区的槽栅型VDMOS的制备方法，属于半导体器件与工艺制造领域。借助斜角度离子注入技术，仅利用2张光刻版即可实现具有超薄源区的VDMOS器件，节约了制造成本，且超薄源区的形成不受光刻精度的制约，可以做得极窄，从而能够有效防止槽栅VDMOS器件中寄生BJT晶体管的开启，提高器件的抗UIS失效能力。

Description

具有超薄源区的槽栅VDMOS器件的制备方法

技术领域

本发明属于半导体器件与工艺制造技术领域，涉及槽栅型VDMOS器件的制备方法，。

背景技术

目前，功率半导体器件的应用领域越来越广，可广泛地应用于DC-DC变换器、DC-AC变换器、继电器、马达驱动等领域。纵向双扩散金属氧化物半导体场效应晶体管（VDMOS）与双极型晶体管相比，其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高度线性等优点。尤其是VDMOS具有负的温度系数，没有双极型晶体管的二次击穿问题，安全工作区大，故其应用范围更广。

在汽车电子、开关电源以及DC-DC的转换器设计中，为了减少***体积和提升电源密度，电源管理的工作频率也越来越高，如此会造成较高的电流变化率（di/dt），当电路中存在电感，尤其是存在非箝位电感负载时，电感所产生的感生电动势将加诸于VDMOS源漏两端。此瞬时高压会使功率器件雪崩击穿，高电压和大电流将同时施加在功率VDMOS上，极易造成器件失效。因此，抗UIS（Unclamped Inductive Switching，非箝位电感翻转）失效能力通常被认为是衡量VDMOS可靠性的重要指标。

平面栅VDMOS器件的JFET区电阻占总的导通电阻的很大比重，因而制约了其比导通电阻的降低，增加了其静态功耗。因此，研究者提出槽栅VDMOS器件结构，以消除JFET电阻的影响。如图1所示，沟槽VDMOS器件采用槽型栅电极，利用硼、磷（或砷）两次扩散的结深差，在器件垂直方向上形成多子导电沟道，当栅源电压（V_GS）大于器件的开启电压（V_TH）时，垂直沟道表面形成强反型层，即电子沟道。在漏源电压（V_DS）的驱动下，源区电子经外延层漂移至衬底漏极；当V_GS小于V_TH，垂直方向上不存在导电沟道，漏极与源极之间为一个反偏PN结。耗尽层主要扩展在外延层一侧，理论击穿电压值可以由外延层的浓度和厚度决定。

从槽栅VDMOS器件的结构图1可以看出，N⁺源区/P型体区/N^-外延层构成了寄生BJT晶体管。在进行UIS测试时，由于VDMOS的漏源极在某一时刻会同时加有高电压和大电流，当雪崩电流在寄生BJT的基区电阻上产生的压降足够大时，寄生BJT的基极和发射极将正偏，寄生BJT开启，对雪崩电流进一步放大，造成器件热烧毁。因此VDMOS器件的最大雪崩击穿电流受到寄生BJT晶体管的限制。要进一步提高VDMOS的雪崩耐量需要抑制寄生BJT晶体管的开启，常用方法的是提高P型体区掺杂浓度来减小寄生BJT晶体管的基区电阻，但这样将会造成其它参数（如：阈值电压）的设计难度。如果能够将N⁺区做得足够窄，可以大大减小N⁺区下的P区电阻长度，从而防止N⁺/P结的正偏，抑制寄生BJT晶体管的开启，提高VDMOS器件的雪崩耐量。但是减小N⁺源区的宽度要受到光刻精度的限制，存在一定得困难。因此本发明提出一种具有超薄源区结构的槽栅型VDMOS器件的制作方法，使得超薄源区的形成不受光刻精度的制约，可以做得极窄，从而有效防止了寄生BJT晶体管的开启，减小器件的UIS失效概率。

发明内容

本发明的目的在于提供一种具有超薄源区的槽栅VDMOS器件的制备方法，该方法仅利用2张光刻版即可实现槽栅VDMOS器件结构，节约了制造成本，所制备的槽栅VDMOS器件具有超薄的源区结构，且高掺杂源区的形成不再受到光刻精度的制约，可以做得极窄，从而能够有效防止槽栅VDMOS器件中寄生BJT晶体管的开启，提高器件的抗UIS失效能力。

本发明所要制备的槽栅VDMOS器件的结构如图2所示，相比于图1中所示的常规槽栅型VDMOS，其特点是源区的横向尺度非常薄。

本发明技术方案如下：

具有超薄源区的槽栅VDMOS器件的制备方法，如图3所示，包括以下顺序步骤：

步骤1：在第一导电类型半导体掺杂衬底l表面生长第一导电类型半导体掺杂外延层2，如图4A所示。

步骤2：在第一导电类型半导体掺杂外延层2上依次进行掺杂浓度较低的第二导电类型半导体体区3和掺杂浓度较高的第二导电类型半导体掺杂接触区4的离子注入，并进行高温推结，形成如图4B所示结构。

步骤3：设计第一张光刻版，利用第一张光刻版刻蚀掉目标槽区的第二导电类型半导体掺杂接触区4和第二导电类型半导体体区3，露出第一导电类型半导体掺杂外延层2，如图4C所示。具体刻蚀工艺可以是反应离子刻蚀或等离子刻蚀，在刻蚀过程中加入合适的气体成分以加快刻蚀速度和提高刻蚀效果。

步骤4：对经步骤3所得到的结构表面进行氧化，形成一层薄的栅氧化层5。栅氧化氧化层5覆盖在包括槽型区域在内的整个结构的表面，然后在栅氧化层表面淀积一层多晶硅，多晶硅的厚度要保证能够填满槽型区域，如图4D所示。

步骤5：对步骤4淀积的多晶硅进行整体刻蚀，使第二导电类型半导体掺杂接触区4完全露出且第二导电类型半导体体区3刚好不露出，形成多晶硅槽栅6，如图4E所示。

步骤6：对步骤5所得硅片结构表面进行第一导电类型杂质的离子注入，由于栅氧化层很薄，高能量的离子能够穿透栅氧化层。注入时，需采用斜角注入方式，且离子注入机台应具有旋转功能，以保证槽区侧壁都能被注入离子（倾斜角度应根据沟槽的深宽比进行调节，离子注入的能量应根据所需的源区宽度来调节）。注入后将在第二导电类型半导体掺杂接触区4表面以及槽区侧壁形成“倒U型”的第一导电类型半导体掺杂源区7，如图4F所示。

步骤7：在步骤6所得硅片结构表面淀积钝化层，并进行回流，最终形成平整的钝化层8，如图4G所示。

步骤8：对步骤7所得钝化层进行整体刻蚀，露出“倒U型”第一导电类型半导体掺杂源区7，此时多晶硅栅6的顶部还留有钝化层，如图4H所示；回刻时选择恰当的气体，使其只刻蚀钝化层，而不刻蚀半导体区。

步骤9：刻蚀“倒U型”第一导电类型半导体掺杂源区7，刻蚀深度应使得“倒U型”第一导电类型半导体掺杂源区7的顶端全部被刻蚀掉，露出第二导电类型半导体掺杂接触区4，如图4I所示。

步骤10：在步骤9所得硅片结构正面淀积一层金属铝，形成电极接触，然后使用第二张光刻版，对正面的金属进行刻蚀，形成源极金属9，如图4J所示。

步骤11：对步骤10所得硅片结构背面进行减薄，然后沉积漏极金属，得到具有超薄源区的槽栅VDMOS器件。

上述技术方案，当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述槽栅型MOSFET器件为N沟道槽栅型MOSFET器件；当所述第一导电类型半导体为P型半导体、第二导电类型半导体为N型半导体时，所述槽栅型MOSFET器件为P沟道槽栅型MOSFET器件。

从上述技术方案可明显看出，本发明提供的具有超薄源区的槽栅VDMOS器件的制备方法，实现了仅用2张光刻版就能够完成整个器件的制备，节约了制造成本。如图2所示的沟槽型结构的引入减小了常规VDMOS器件的JFET区的寄生电阻，超薄源区结构使得器件的寄生晶体管效应得到有效减弱，极大地提高了该器件的抗UIS失效能力。本发明也适用于其它半导体器件（例如绝缘栅双极型晶体管）的制造过程。

附图说明

图1是常规的槽栅VDMOS器件结构示意图。

图2是本发明的具有超薄源区的槽栅型VDMOS的基本结构示意图。

图1、2中：1是第一导电类型半导体掺杂衬底、2是第一导电类型半导体掺杂外延层、3是第二导电类型半导体体区、4是第二导电类型半导体掺杂接触区、5是二氧化硅栅氧化层、6是多晶硅槽栅、7是第一导电类型半导体掺杂源区、8是钝化层、9是源极金属、10是漏极金属。

图3是本发明工艺流程示意图。

以下图4A～4J是本发明提供的一种具有超薄源区的槽栅型VDMOS的制备方法的具体制造过程示意图。

图4A表示在第一导电类型半导体掺杂衬底1上生长第一导电类型半导体掺杂外延层2。

图4B是在图4A的基础之上进行第二导电类型半导体体区3和第二导电类型半导体掺杂接触区4离子注入并进行推结的示意图。

图4C是在图4B的基础之上进行第二导电类型半导体掺杂接触区4和第二导电类型半导体体区3的刻蚀，露出第一导电类型半导体掺杂外延层2，形成槽型栅窗口的示意图。

图4D是在图4C的基础之上进行栅氧化层制作和多晶硅淀积，将槽型栅窗口完全填充的满示意图。

图4E是在图4D的基础之上进行多晶硅刻蚀形成多晶硅槽栅6的示意图。

图4F是在图4E的基础之上进行高浓度的第一导电类型离子的斜角注入，形成倒U型第一导电类型半导体掺杂源区7的示意图。

图4G是在图4F的基础之上进行淀积钝化层8的示意图。

图4H是在图4G的基础之上采用反应离子刻蚀钝化层8，露出“倒U型”第一导电类型半导体掺杂源区7的示意图。

图4I是在图4H的基础之上，采用反应离子刻蚀第一导电类型半导体掺杂源区7的顶端，露出第二导电类型半导体掺杂接触区4的示意图。

图4J是在图4I的基础之上，在硅片正面淀积一层金属铝，形成电极接触的示意图。

具体实施方式

下面对一种具有超薄源区的槽栅型VDMOS的具体实施方式的工艺步骤进行详细说明：

一、单晶硅准备，采用N型重掺杂单晶硅衬底1，掺杂浓度为1.6×10¹⁹cm^-3，其晶向为<100>。

二、生长外延层，采用气相外延VPE方法在温度1000℃、真空条件下，在衬底1上生长15μm的N^-外延层2，磷掺杂浓度为3.5×10¹⁵cm^-3。

三、硼离子注入及推结，使用能量为120KeV的高能硼离子注入，剂量为1×10¹³cm^-2，形成P型体区3，并进行高温推结，使P型体区3的结深约1.2μm；使用能量为100KeV的硼离子注入，剂量为2×10¹⁵cm^-2，形成P⁺接触区4，P⁺接触区4的结深约0.4μm。

四、槽型栅窗口制作：淀积一层氮化硅层，使用第一张光刻版作为掩膜，光刻后刻蚀氮化硅层。再以氮化硅层作为硬掩膜，通过反应离子刻蚀的方式，以SF₆作为反应气体刻蚀Si，刻蚀掉P⁺区4和P型体区3和部分N^-外延层2，使N^-外延层2露出表面，以形成深度约为1.5μm，宽度约为0.5μm的槽型栅窗口来制作多晶硅槽型栅。去除氮化硅硬掩膜。

五、制备多晶硅栅。使用干-湿-干的氧化方法，在850℃时采用H-O合成氧化20分钟，生长厚度约为15nm的栅氧化层。在635℃时在5slm SiH₄气氛条件下化学气相淀积形成厚度为5μm的多晶硅。采用反应离子刻蚀对多晶硅进行整体回刻，刻蚀掉槽外的多晶硅，同时，槽内的多晶硅刻蚀掉约0.5μm，从而得到多晶硅槽栅5。

六、N⁺源区制作。对硅片上表面进行整体砷离子注入，离子注入机台应具有旋转功能，采用斜角注入。由于此时的槽宽和槽深均为0.5μm，倾斜角度选取45度。砷离子注入的剂量为5×10¹⁵cm^-2，能量选取60KeV，注入深度约0.1um，得到“倒U型”的超薄N+源区7。通过调节砷离子注入的剂量和能量，还可获得更薄的N+源区7。

七、淀积BPSG钝化层及回流，在410℃时，以50nm/min的速率淀积100分钟含硼5%和含磷4%的BPSG，然后在900℃下回流30分钟。

八、对BPSG钝化层进行整体回刻，选择恰当的气体，如含CF₄的气体，调节气体流量、组分及刻蚀功率，使其刻蚀钝化层和硅的选择比足够大。刻蚀将自然停止在露出“倒U型”的超薄N+源区时，此时多晶硅栅的顶部还留有钝化层。

九、选择恰当的气体，如含SF₆的气体，调节气体流量、组分及刻蚀功率，使其刻蚀硅和钝化层的选择比足够大。回刻0.1-0.2um，使得“倒U型”的超薄N+源区的顶端全部被刻蚀掉，P+接触区4。

十、在整个器件的上表面淀积一层厚度为4μm金属铝，并使用第二张光刻版进行反刻铝，钝化，光刻金属压焊点形成源电极和栅电极。

十一、背面减薄，并进行背面金属化形成漏电极。

在实施过程中，可以根据具体情况，在基本结构不变的情况下，进行一定的变通设计。例如：步骤八中刻蚀钝化层，也可以采用离子束刻蚀，但需精确控制刻蚀的停止点。

制作器件时还可用碳化硅、砷化镓、磷化铟或锗硅等半导体材料代替体硅。

Claims

1.具有超薄源区的槽栅VDMOS器件的制备方法，包括以下顺序步骤：

步骤1：在第一导电类型半导体掺杂衬底(l)表面生长第一导电类型半导体掺杂外延层(2)；

步骤2：在第一导电类型半导体掺杂外延层(2)上依次进行掺杂浓度较低的第二导电类型半导体体区(3)和掺杂浓度较高的第二导电类型半导体掺杂接触区(4)的离子注入，并进行高温推结；

步骤3：设计第一张光刻版，利用第一张光刻版刻蚀掉目标槽区的第二导电类型半导体掺杂接触区(4)和第二导电类型半导体体区(3)，露出第一导电类型半导体掺杂外延层(2)；

步骤4：对经步骤3所得到的结构表面进行氧化，形成一层薄的栅氧化层(5)；栅氧化层(5)覆盖在包括槽型区域在内的整个结构的表面，然后在栅氧化层(5)表面淀积一层多晶硅，多晶硅的厚度要保证能够填满槽型区域；

步骤5：对步骤4淀积的多晶硅进行整体刻蚀，使第二导电类型半导体掺杂接触区(4)完全露出且第二导电类型半导体体区(3)刚好不露出，形成多晶硅槽栅(6)；

步骤6：对步骤5所得硅片结构表面进行第一导电类型杂质的离子注入，由于栅氧化层很薄，高能量的离子能够穿透栅氧化层；注入时，需采用斜角注入方式，且离子注入机台应具有旋转功能，以保证槽区侧壁都能被注入离子；注入后将在第二导电类型半导体掺杂接触区(4)表面以及槽区侧壁形成“倒U型”的第一导电类型半导体掺杂源区(7)；

步骤7：在步骤6所得硅片结构表面淀积钝化层，并进行回流，最终形成平整的钝化层(8)；

步骤8：对步骤7所得钝化层进行整体刻蚀，露出“倒U型”第一导电类型半导体掺杂源区(7)，此时多晶硅槽栅(6)的顶部还留有钝化层；

步骤9：刻蚀“倒U型”第一导电类型半导体掺杂源区(7)，刻蚀深度应使得“倒U型”第一导电类型半导体掺杂源区(7)的顶端全部被刻蚀掉，露出第二导电类型半导体掺杂接触区(4)；

步骤10：在步骤9所得硅片结构正面淀积一层金属铝，形成电极接触，然后使用第二张光刻版，对正面的金属进行刻蚀，形成源极金属(9)；

2.根据权利要求1所述的具有超薄源区的槽栅VDMOS器件的制备方法，其特征是，步骤6中的斜角注入的倾斜角度应根据沟槽的深宽比进行调节。

3.根据权利要求1所述的具有超薄源区的槽栅VDMOS器件的制备方法，其特征是，步骤6中的离子注入的能量根据所需的源区宽度来调节。

4.根据权利要求1所述的具有超薄源区的槽栅VDMOS器件的制备方法，其特征是，当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所制备的VDMOS器件为N沟道MOSFET器件。

5.根据权利要求1所述的具有超薄源区的槽栅VDMOS器件的制备方法，其特征是，当所述第一导电类型半导体为P型半导体、第二导电类型半导体为N型半导体时，所制备的VDMOS器件为P沟道MOSFET器件。