KR101386132B1 - 트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법 - Google Patents

트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법 Download PDF

Info

Publication number
KR101386132B1
KR101386132B1 KR1020120116520A KR20120116520A KR101386132B1 KR 101386132 B1 KR101386132 B1 KR 101386132B1 KR 1020120116520 A KR1020120116520 A KR 1020120116520A KR 20120116520 A KR20120116520 A KR 20120116520A KR 101386132 B1 KR101386132 B1 KR 101386132B1
Authority
KR
South Korea
Prior art keywords
trench
sic
nitrogen
ion implantation
vanadium
Prior art date
Application number
KR1020120116520A
Other languages
English (en)
Inventor
주성재
강인호
김상철
나문경
문정현
Original Assignee
한국전기연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전기연구원 filed Critical 한국전기연구원
Priority to KR1020120116520A priority Critical patent/KR101386132B1/ko
Application granted granted Critical
Publication of KR101386132B1 publication Critical patent/KR101386132B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 트렌치 구조를 갖는 SiC MOSFET 및 그 제조방법에 관한 것으로, 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서, 트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와; 상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 2단계와; 상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 3단계; 및, 게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함하여 구성되는 트렌치 구조를 갖는 SiC MOSFET 제조방법을 기술적 요지로 한다. 그리고 본 발명은, 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서, 트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와;상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 2단계와; 상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 3단계; 및, 게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함하여 구성되는 트렌치 구조를 갖는 SiC MOSFET 제조방법을 또한 기술적 요지로 한다. 또한 본 발명은, 트렌치 게이트 구조를 갖는 SiC MOSFET에 있어서, SiC 기판에 형성된 트렌치에 바나듐 및 질소를 이온 주입하여 트렌치 하부에 전자 차폐구조가 형성되는 트렌치 구조를 갖는 SiC MOSFET을 또한 기술적 요지로 한다. 이에 따라, 트렌치 구조를 갖는 SiC MOSFET의 트렌치 바닥면에 전계차폐구조를 형성시킴과 동시에 트렌치 벽면에 질소(N)를 주입시킴에 의해, 게이트 절연막의 전계집중이 완화됨과 동시에 게이트 절연막의 결함준위를 완화시키는 이점이 있다.

Description

트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법{SiC MOSFET with trench strructures and their fabrication method}
본 발명은 트렌치 구조를 갖는 SiC(실리콘 카바이드) MOSFET(SiC trench MOSFET 또는 SiC UMOSFET) 및 그 제조방법에 관한 것으로, 더욱 상세하게는, 트렌치 바닥면에 전계차폐구조를 형성시킴과 동시에 트렌치 벽면에 질소(N)를 주입시킴에 의해, 게이트 절연막의 전계집중이 완화됨과 동시에 게이트 절연막의 결함준위를 완화시키는 트렌치 구조를 갖는 SiC MOSFET 및 그 제조방법에 관한 것이다.
일반적으로 전력소자는 전력의 변환이나 제어를 하는 반도체 소자로서, 정류 다이오드, 전력 트랜지스터, 트라이액 등이 산업, 정보, 통신, 교통, 전력, 가정 등 각 분야에 다양하게 사용되고 있으며, 상기 전력소자는 고내압, 대전류화, 고속 고주파화가 진행되어 왔는데, 최근에는 MOSFET(metal oxide semiconductor field effect transistor), IGBT(insulated gate bipolar transistor), 전력 집적회로(IC)가 전력소자의 중심이 되었으며, 특히 트렌치 구조를 갖는 MOSFET(metal oxide semiconductor field effect transistor)를 특히 'UMOSFET'라 칭한다.
이 중에서 특히 고속 스위칭이 가능하고, 구동회로의 손실이 적은 MOS 소자가 주목받고 있으며, 상기 MOS 소자 중에 서도 트렌치 기술을 이용한 상기 UMOSFET는 여러 개를 병렬 연결하여 대전력을 쉽게 제어할 수 있는 장점이 있으므로, 소자의 동작 속도를 빠르게 하면서도 대전력을 흐르게 하기 위해 주로 단위 전력 UMOSFET를 병렬로 연결하여 사용하고 있다.
이러한 UMOSFET 소자 중 종래기술로는 SiC UMOSFET 소자가 있는바, SiC UMOSFET 소자는 트렌치(trench)의 주변 측벽(sidewall)에 채널이 형성되는 구조이며, 이를 위해 트렌치 측벽에 게이트 절연막이 형성되고 트렌치에는 게이트 전극이 형성된다.
종래기술에 따른 SiC UMOSFET은, 도 1과 같이, 고농도로 도핑된 제 1도전형 SiC기판(90) 상면에 제 1도전형 SiC층(80) 및 제 2도전형 SiC층(70)이 차례로 적층되고, 고농도로 도핑된 제 1도전형 SiC기판(90) 하면에는 드레인 전극(100)이 형성된다. 그리고, 상기 제 2도전형 SiC층(70) 상면에는 고농도로 도핑된 제 2도전형 SiC 영역(50) 및 고농도로 도핑된 제 1도전형 SiC 영역(60)을 형성시키고 그 상면에 소오스 전극(40)을 형성시킨다. 또한, 트렌치 바닥면(14) 및 측벽면에 게이트 절연막(33)을 형성한 후, 트렌치 내부에 폴리실리콘(32)을 채우고, 게이트 전극(31)을 형성하여, 트렌치 게이트(30)를 형성시키는 구조이다. 상기의 구조의 장점은 트렌치 구조를 채택하여 트렌치의 주변 측벽을 모두 채널로 활용할 수 있으므로 단위 면적당 전류량을 극대화할 수 있고 칩 면적을 축소할 수 있다는 점이다.
다른 종래기술로는, 미국 Cree 사의 A.K. Agarwal 등이 1997년 IEEE Electron Device Letters 18권 12호 p. 586~588에 발표한 논문에 “1.1 kV 4H-SiC power UMOSFET's"라는 제목으로 게재된 것으로, 도 2에 나타낸 바와 같이, Si UMOSFET과 동일한 구조에 열산화법 및 화학기상증착법으로 형성된 게이트 절연막과 폴리실리콘 게이트를 적용하는 등 Si UMOSFET의 기존 기술을 거의 그대로 활용하였다.
그러나 상기 종래기술들은 첫째, 트렌치 식각과정에서 발생한 결함 때문에 SiC UMOSFET의 채널이동도가 저하되고, 트렌치 바닥면에 전계가 집중되어 국부적으로 취약한 부위가 형성됨으로써 소자의 신뢰성에 영향을 준다는 문제점이 있다.
또 다른 종래기술로는, J. Tan 등이 1998년도에 IEEE Electron Device Letters 19권 12호 p. 487~489에 발표된 논문인 “High-voltage accumulation-layer UMOSFET's in 4H-SiC"를 통해 도 3과 같은 구조의 SiC UMOSFET을 제작하였다. 도 3의 구조의 특징은 트렌치 바닥면에 붕소(B)를 이온주입하여 PN접합을 형성함으로써 트렌치 바닥면에 전계가 집중되는 현상을 완화하려고 하였고, 또한 채널이동도를 증가시키기 위해 트렌치 내벽에 얇은 n-type SiC 에피층을 성장시킨 후 열산화법과 화학기상증착법을 통해 게이트 절연막을 형성하였다는 점이다. 트렌치 바닥면에 PN접합을 형성한 것은 SiC UMOSFET의 신뢰성 향상에 확실하게 기여할 수 있는 방법이나, 채널이동도를 증가시키기 위해 n-type SiC 에피층을 사용함으로써 SiC UMOSFET의 문턱전압(threshold voltage)이 약 1 V 수준으로 낮아졌다. 이것은 전력소자로서 SiC UMOSFET을 사용하기에는 너무 낮은 값이라는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술들의 문제점을 해결하기 위해 안출된 것으로, 트렌치 구조를 갖는 SiC MOSFET의 트렌치 바닥면에 전계차폐구조를 형성시킴과 동시에 트렌치 벽면에 질소(N)를 주입시킴에 의해, 게이트 절연막의 전계집중이 완화됨과 동시에 게이트 절연막의 결함준위를 완화시키는 트렌치 구조를 갖는 SiC MOSFET 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서, 트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와; 상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 2단계와; 상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 3단계; 및, 게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함하여 구성되는 트렌치 구조를 갖는 SiC MOSFET 제조방법을 기술적 요지로 한다.
그리고 본 발명은, 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서, 트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와;상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 2단계와; 상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 3단계; 및, 게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함하여 구성되는 트렌치 구조를 갖는 SiC MOSFET 제조방법을 또한 기술적 요지로 한다.
또한 본 발명은, 트렌치 게이트 구조를 갖는 SiC MOSFET에 있어서, SiC 기판에 형성된 트렌치에 바나듐 및 질소를 이온 주입하여 트렌치 하부에 전자 차폐구조가 형성되는 트렌치 구조를 갖는 SiC MOSFET을 또한 기술적 요지로 한다.
상기 바나듐을 이온 주입할 때 이온주입 에너지를 300 KeV ~ 1 MeV, 이온주입량(dose)을 1 x 1012 ~ 1 x 1013 /cm2 범위에서 실시하는 것이 바람직하다.
상기 질소를 이온 주입할 때 기울임 각도 α를 5 ~ 30o , 이온주입 에너지를 20 ~ 100 KeV, 이온주입량은 5 x 1012 ~ 5 x 1013 /cm2 범위에서 실시하는 것이 바람직하다.
상기 바나듐과 질소의 이온주입이 완료된 후 1500 ~ 1700℃의 온도에서 10분 ~ 1시간 열처리를 진행하는 것이 바람직하다.
상기 바나듐과 질소의 이온주입이 완료된 후, 트렌치 측벽 및 바닥면의 손상층을 제거시키는 희생산화막 성장 및 제거과정을 실시하는 것이 바람직하다.
이에 따라, 트렌치 구조를 갖는 SiC MOSFET의 트렌치 바닥면에 전계차폐구조를 형성시킴과 동시에 트렌치 벽면에 질소(N)를 주입시킴에 의해, 게이트 절연막의 전계집중이 완화됨과 동시에 게이트 절연막의 결함준위를 완화시키는 이점이 있다.
상기의 구성에 의한 본 발명은, 트렌치 하부에 반절연 전계차폐영역을 형성함으로써 트렌치 바닥면에 가해지는 높은 전계를 완화함으로써 게이트 절연막의 신뢰성을 향상시킬 수 있고, 트렌치 측벽에 질소를 가미하여 계면결함준위를 감소시킴으로써 전하이동도를 향상시킬 수 있는 효과가 있다. 그리고 본 발명에서 제시한 방법은 별도의 마스킹 공정을 부가하지 않고 트렌치 식각에 사용한 식각마스크를 그대로 유지한 상태에서 자기정렬 방식으로 이루어지기 때문에 공정의 편의성과 효율성이 높다는 효과가 또한 있다.
도 1은 종래 기술에 따른 SiC UMOSFET의 단면도이고,
도 2는 종래기술에 따른 A.K. Agarwal 등에 의해 1997년 보고된 SiC UMOSFET의 단면도이고,
도 3은 종래기술에 따른 J. Tan 등에 의해 1998년 보고된 SiC UMOSFET의 단면도이고,
도 4는 본 발명의 일 실시예에 따른 트렌치가 형성되기 전의 상태를 나타내는 단면도이고,
도 5는 본 발명의 일 실시예에 따른 트렌치를 형성하기 위해 트렌치 식각 및 이온주입 마스크를 형성한 상태를 나타내는 단면도이고,
도 6은 본 발명의 일 실시예에 따른 트렌치를 식각한 직후의 상태를 나타내는 단면도이고,
도 7은 본 발명의 일 실시예에 따른 SiC기판에 대해 수직방향으로 바나듐(V)과 질소의 이온주입을 실시하여 전계차폐구조를 형성하고 트렌치 바닥면에 질소를 얕게 이온주입한 상태를 나타내는 단면도이고,
도 8 및 도 9는 본 발명의 일 실시예에 따른 SiC기판에 대해 α만큼 기울인 각도로 질소 이온 주입을 실시 하여 트렌치 측벽에 질소를 얕게 이온 주입한 상태를 나타내는 단면도이고,
도 10은 본 발명의 일 실시예에 따른 트렌치 내부에 게이트 절연막을 형성한 상태를 나타내는 단면도이고,
도 11은 본 발명의 일 실시예에 따른 트렌치 내부에 고농도로 도핑된 폴리실리콘을 채워넣은 상태를 나타내는 단면도이고.
도 12는 본 발명의 일 실시예에 따라 제작된 SiC UMOSFET의 단면도이다.
이하 첨부된 도면을 참조로 본 발명의 일 실시예를 상세히 설명한다. 본 발명의 실시예는 이해를 돕기 위한 하나의 예에 불과하며 본 발명의 권리가 본 발명의 실시예에 한정되는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 트렌치가 형성되기 전의 상태를 나타내는 단면도이고, 도 5는 본 발명의 일 실시예에 따른 트렌치를 형성하기 위해 트렌치 식각 및 이온주입 마스크를 형성한 상태를 나타내는 단면도이고, 도 6은 본 발명의 일 실시예에 따른 트렌치를 식각한 직후의 상태를 나타내는 단면도이고, 도 7은 본 발명의 일 실시예에 따른 SiC기판에 대해 수직방향으로 바나듐(V)과 질소의 이온주입을 실시하여 전계차폐구조를 형성하고 트렌치 바닥면에 질소를 얕게 이온주입한 상태를 나타내는 단면도이고, 도 8 및 도 9는 본 발명의 일 실시예에 따른 SiC기판에 대해 α만큼 기울인 각도로 질소 이온 주입을 실시 하여 트렌치 측벽에 질소를 얕게 이온 주입한 상태를 나타내는 단면도이고, 도 10은 본 발명의 일 실시예에 따른 트렌치 내부에 게이트 절연막을 형성한 상태를 나타내는 단면도이고, 도 11은 본 발명의 일 실시예에 따른 트렌치 내부에 고농도로 도핑된 폴리실리콘을 채워넣은 상태를 나타내는 단면도이고. 도 12는 본 발명의 일 실시예에 따라 제작된 SiC UMOSFET의 단면도이다.
도시된 바와 같이, 본 발명에서는 다음과 같은 방법을 제시한다.
1) 트렌치 바닥면에 전계가 집중되는 현상을 완화하기 위해 트렌치 식각 후 별도의 마스킹 과정을 부가하지 않고 자기정렬(self-aligned) 이온주입을 통해 트렌치 하단에 전계차폐구조를 형성한다. 상기 전계차폐구조의 형성을 위해 바나듐(V) 이온을 트렌치 하단에 주입하여 국부적인 반절연 영역(semi-insulating region)을 형성한다. 드레인 전극에 인가된 높은 전압이 반절연 전계차폐구조를 거치면서 전압강하가 일어나도록 한다. 결과적으로 트렌치 하단의 게이트절연막에 인가되는 전계는 감소한다.
2) 상기 1)의 전계차폐구조를 형성하기 위한 자기정렬 이온주입을 실시한 직후, 역시 별도의 마스킹 과정을 부가하지 않고 자기정렬 이온주입을 통해 트렌치 측벽 및 바닥면에 질소이온을 얕게 주입한다. 트렌치 바닥면에 질소를 주입하는 공정은 SiC 기판에 수직방향으로 이온을 주입하게 되며, 트렌치 측벽에 질소를 주입하는 공정은 SiC 기판에 수직방향에 대하여 일정한 각도 α만큼 SiC 기판을 좌우로 기울인 상태에서 실시한다. 뒤이어 후속 공정인 게이트 절연막 형성과정에서 열산화공정을 거치게 되는데, 이 과정에서 얕게 이온주입된 질소원자가 게이트 절연막/SiC 계면에 주로 위치하도록 한다.
상기 두 가지 방법은 이온주입을 위한 별도의 마스킹 공정을 부가하지 않고 트렌치 식각에 사용한 식각마스크를 그대로 유지한 상태에서 자기정렬 방식으로 이루어지기 때문에 공정의 편의성과 효율성이 높다.
본 발명의 실시예에서는 전계차폐구조의 형성을 위해 바나듐(V) 이온을 트렌치 하단에 먼저 주입하고 그 다음 질소 이온을 측벽에 주입하는 형태로 설명하나, 질소 이온을 측벽에 먼저 주입하고 그 다음 바나듐(V) 이온을 트렌치 하단에 주입하더라도 본 발명의 트렌치 구조를 갖는 SiC MOSFET이 형성되는 것은 자명하다 할 것이다.
본 발명에서 제시하는 방법을 보다 구체적으로 설명하기 위해 실시예를 예로 들어 설명한다.
1) 제 1단계 :
도 4와 같이 고농도로 도핑된 제 1도전형 SiC 기판(90) 위에 제 1도전형 SiC층(80)과 제 2도전형 SiC층(70)이 순차적으로 형성된 SiC 기판을 준비한다.
상기 제 1도전형 SiC 기판(90)은 4H-SiC를 일반적으로 사용하며, [0001] (c축 방향)에 대하여 0o ~ 8o 범위로 기울인 각도로 연마된 제품을 사용하는 것이 바람직하다.
제 1도전형 SiC층(80)은 제작할 SiC UMOSFET의 정격전압에 따라 두께가 6~100 μm 범위에서 가변적이며, 도핑농도도 역시 SiC UMOSFET의 정격전압에 따라 바뀌지만 일반적으로 1 x 1014 ~ 1 x 1016 /cm3 범위에서 선택한다.
제 2도전형 SiC층(70)은 SiC UMOSFET의 채널이 형성될 부위인데, 이 층의 두께가 채널길이를 결정하게 된다. 제 2도전형 SiC층(70)의 두께는 일반적으로 0.5 ~ 3 μm, 도핑농도는 5 x 1016 ~ 1 x 1018 /cm3 범위에서 결정된다.
제 2도전형 SiC층(70) 위에 고농도로 도핑된 제 1도전형 SiC영역(60)과 고농도로 도핑된 제 2도전형 SiC 영역(50)을 형성한다. 상기 제 1도전형 SiC 영역(60)은 SiC UMOSFET에서 소오스의 역할을 하게 될 부위인데, 일반적으로 이온주입 또는 SiC 에피성장법으로 형성하며 도핑농도는 대개 1 x 1019 /cm3 이상이다.
제 2도전형 SiC 영역(50)은 SiC UMOSFET의 기생 바이폴라 트랜지스터의 턴온(turn-on)을 방지하기 위한 바디 컨택(body contact)이며, 도핑농도는 대개 1 x 1019 /cm3 이상으로 높은 편이다.
뒤이어 도 5와 같이 트렌치 식각을 위한 식각마스크(11)를 패터닝하고 뒤이어 도 6과 같이 트렌치 식각을 실시한다.
상기 식각마스크(11)는 트렌치 식각을 위한 식각마스크임과 동시에 제 2단계 및 제 3단계의 이온주입 과정에서 주입되는 이온을 막아주는 역할을 동시에 수행하므로 두 가지 공정을 동시에 감안하여 적절한 재질과 두께를 선정하는 것이 중요하다. 일반적으로 증착된 실리콘 산화막(SiO2)을 상기 식각마스크(11)로 사용하는 것이 가장 무난한 방법이며, 두께는 제 2단계 및 제 3단계의 이온주입 에너지를 고려하여 결정하되 대개 1 μm 이상의 두께를 갖도록 한다.
트렌치(12) 형성은 일반적으로 플라즈마를 이용한 반응성 이온식각(reactive ion etch)을 실시하며, SF6, CF4, Cl2 등의 반응성 식각기체와 산소, 아르곤, 수소 등의 식각보조기체를 혼합하여 사용하여 트렌치 바닥면(14)과 트렌치 측벽(13)이 형성된 트렌치(12)를 형성한다. 상기 트렌치(12)의 깊이는 제 2도전형 SiC층(70)보다는 깊어야 한다.
2) 제 2단계 :
도 7과 같이 SiC 기판 및 트렌치 바닥면(14)에 수직 방향으로 바나듐 이온주입을 실시하여 트렌치 하부방향에 전계차폐영역(20)을 형성한다.
바나듐은 SiC 밴드갭 내에 깊은 결함준위(deep trap)을 만들어 해당 부위를 반절연 상태로 만들게 되는데, 바나듐 이온주입을 이용한 반절연 SiC층 형성에 대한 보고는 예를 들어 T. Kimoto 등이 1996년 Applied Physics Letters 69권 8호 p. 1113~1115에 게재한 논문인 “Formation of semi-insulating 6H-SiC layers by vanadium ion implantation"에 보고된 바 있다. 그러나 본 발명자가 파악하는 범위 내에서는 바나듐 이온주입을 SiC UMOSFET의 트렌치 하부방향에 전계차폐영역(20)을 형성하기 위해 이용한 사례는 아직 없다.
상기 바나듐 이온주입 공정은 SiC 기판 및 트렌치 바닥면(14)에 수직 방향으로 실시하며, 이온주입 에너지는 통상적으로 300 KeV ~ 1 MeV, 이온주입량(dose)은 1 x 1012 ~ 1 x 1013 /cm2 범위에서 실시하는 것이 일반적이다. 또한 바나듐 이온주입 공정을 진행할 때 SiC 기판(90)의 온도를 500 oC 이상으로 승온하는 것이 SiC 결정결함(crystal defect) 형성 억제에 도움이 된다.
3) 제 3단계:
도 8 및 도 9와 같이 SiC 기판에 수직방향에 대해 좌우로 α만큼 기울인 각도로 질소를 이온주입한다. SiC 기판을 α만큼 기울임으로써 트렌치 측벽(13) 등에 질소 이온주입이 가능해진다. 질소를 이온주입하는 이유는 후속 제 4단계의 게이트 산화막 형성 공정에서 질소원자가 SiC/SiO2 계면에 위치하도록 하여 계면결함준위(interface defect state)를 감소시키기 위함이다. 질소 이온주입에 의한 계면결함준위 감소효과는 2010년에 Wiley-VCH에서 출간된 도서인 “Silicon Carbide volume 2 : Power Devices and Sensors"의 p. 193~214에서 G. Pensl 등이 게재한 논문인 ”Alternative techniques to reduce interface traps in n-type 4H-SiC MOS capacitors"에서 그 효과가 입증되었다고 보고된 바 있다. 본 발명은 이와 같은 선행연구에서 발견된 사실을 실제적으로 SiC UMOSFET에 적용할 수 있는 구체적인 방법을 제시하는 것이다.
트렌치 측벽(13) 등에 질소를 주입하기 위한 기울임 각도 α는 대개 5 ~ 30o 범위이며, 이온주입 에너지는 기울임 각도 α에 의존하여 변하게 되지만 통상적으로 20 ~ 100 KeV, 이온주입량은 5 x 1012 ~ 5 x 1013 /cm2 범위에서 선택하는 것이 바람직하다.
상기의 과정을 통하여 질소가 이온주입된 트렌치 측벽(13') 및 질소가 이온주입된 트렌치 바닥면(14')가 형성된다. 트렌치 측벽(13) 및 트렌치 바닥면(14)에 대한 이온주입공정이 모두 완료되면 이온주입으로 인한 결정결함을 제거하고 도판트를 활성화하기 위한 고온 열처리를 실시한다. 이 과정은 일반적으로 1500 ~ 1700 oC의 고온에서 10분 ~ 1시간 가량 진행되며, 경우에 따라 graphite 또는 BN 등의 막으로 SiC 표면을 덮은 상태에서 실시하기도 한다.
4) 제 4단계 :
도 10과 같이 질소가 이온주입된 트렌치 측벽(13‘) 및 질소가 이온주입된 트렌치 바닥면(14’)에 게이트 절연막(33)을 형성한다. SiC UMOSFET에 사용되는 게이트 절연막(33)은 거의 대부분 SiO2이며, 본 실시예에서도 산화공정으로 형성된 SiO2를 게이트 절연막으로 사용하는 경우에 한정하여 서술한다. SiC의 산화공정은 통상적으로 1100 oC 이상의 고온에서 건식산화(dry oxidation) 또는 습식산화(wet oxidation)로 진행된다.
트렌치 식각, 이온주입 및 고온열처리 과정에서 손상을 받은 질소가 이온주입된 트렌치 측벽(13‘) 및 질소가 이온주입된 트렌치 바닥면(14’)의 표면층을 제거하기 위한 희생산화(sacrificial oxidation) 및 산화막 제거과정을 먼저 진행한 후 게이트 산화공정을 실시하는 것이 바람직하다.
산화공정 및 증착공정을 이용하여 두께 50 ~ 70 nm의 게이트 산화막을 질소가 이온주입된 트렌치 측벽(13‘) 및 질소가 이온주입된 트렌치 바닥면(14’)에 균일하게 형성하는 것이 바람직하다.
또한 희생산화 및 게이트 산화 과정에서 질소가 이온주입된 트렌치 측벽(13‘) 및 질소가 이온주입된 트렌치 바닥면(14’)의 SiC가 산화되면서 SiC/SiO2 계면이 SiC 내부로 이동하게 되는데, 이와 같은 SiC 컨섬프션(consumption)을 고려하여 제 3단계의 질소 이온주입 공정조건을 선정하는 것이 중요하다. 여기서 중요한 점은 SiC 컨섬프션(consumption)을 고려하여 최종적으로 질소가 게이트 절연막(33)과 SiC의 계면에도 일정량 이상이 존재하도록 해야 한다는 점이다. 이온주입된 질소는 SiC와 게이트 절연막(33) 내에서 가우스 분포(Gaussian distribution)를 갖게 되는데, 이 가우스 분포 범위 안에 SiC/게이트 절연막 계면이 위치하도록 해야 한다. 예컨대 질소가 SiC/게이트 절연막 계면에 1 x 1018 /cm3 이상의 농도로 존재하도록 설정하는 것이 바람직하다.
게이트 절연막(33)의 형성이 완료되면 도 11과 같이 고농도로 도핑된 폴리실리콘(32)을 트렌치(12) 내부에 채워넣는다. 폴리실리콘(32)의 증착공정은 실리콘 반도체공정에서 매우 잘 확립되어 있으며, 일반적으로 저압화학기상증착법(LPCVD)을 이용하여 450 ~ 600 ℃ 범위에서 SiH4, SiH2Cl2 등의 원료기체를 분해하여 증착한다. 이 때, 폴리실리콘의 증착과정에서 PH3, B2H6 등의 기체를 혼합하여 N형 또는 P형으로 도핑(doping)하는 방법도 많이 사용한다. 또는 이온주입이나, POCl3 등을 이용한 열처리를 통해 폴리실리콘(32)을 1 x 1020 /cm3 이상의 고농도로 도핑한다. 뒤이어 폴리실리콘(32)을 트렌치 주위로 한정하기 위한 패터닝 공정을 실시한다.
그리고, 드레인 전극(100), 게이트 전극(31) 및 소오스 전극(40)을 형성시킴에 의해 도 12와 같은 트렌치 게이트 구조를 갖는 SiC MOSFET이 형성된다.
11 : 식각 마스크 12: 트렌치
13 : 트렌치 측벽 13' : 질소가 이온주입된 트렌치 측벽
14 : 트렌치 바닥면 14' : 질소가 이온주입된 트렌치 바닥면
20 : 전계차폐영역 30 : 트렌치 게이트
31 : 게이트 전극 32 : 폴리실리콘
33 : 게이트 절연막 40 : 소오스 전극
50 : 제 2도전형 SiC 영역 60 : 제 1도전형 SiC 영역
70 : 제 2도전형 SiC층 80 : 제 1도전형 SiC층
90 : 고농도로 도핑된 제 1도전형 SiC기판 100: 드레인 전극

Claims (11)

  1. 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서,
    트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와;
    상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 2단계와;
    상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 3단계; 및,
    게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함하여 구성됨을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.
  2. 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서,
    트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와;
    상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 2단계와;
    상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 3단계; 및,
    게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함하여 구성됨을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 바나듐을 이온 주입할 때 이온주입 에너지를 300 KeV ~ 1 MeV, 이온주입량(dose)을 1 x 1012 ~ 1 x 1013 /cm2 범위에서 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 질소를 이온 주입할 때 기울임 각도 α를 5 ~ 30o , 이온주입 에너지를 20 ~ 100 KeV, 이온주입량은 5 x 1012 ~ 5 x 1013 /cm2 범위에서 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.
  5. 제1항 또는 제2항에 있어서, 상기 바나듐과 질소의 이온주입이 완료된 후 1500 ~ 1700℃의 온도에서 10분 ~ 1시간 열처리를 진행하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.
  6. 제1항 또는 제2항에 있어서, 상기 바나듐과 질소의 이온주입이 완료된 후, 트렌치 측벽 및 바닥면의 손상층을 제거시키는 희생산화막 성장 및 제거과정을 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.
  7. 트렌치 게이트 구조를 갖는 SiC MOSFET에 있어서,
    SiC 기판에 형성된 트렌치에 바나듐 및 질소를 이온 주입하여,
    바나듐 이온 주입에 의하여 트렌치 하부에 전자차폐영역이 형성되고,
    질소 이온 주입에 의해 트렌치 측벽 및 트렌치 바닥면에 질소가 이온 주입된 트렌치 측벽 및 질소가 이온주입된 트렌치 바닥면이 각각 형성됨을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET.
  8. 제7항에 있어서, 상기 바나듐을 이온 주입할 때 이온주입 에너지를 300KeV ~ 1 MeV, 이온주입량(dose)을 1 x 1012 ~ 1 x 1013 /cm2 범위에서 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET.
  9. 제7항에 있어서, 상기 질소를 이온 주입할 때 기울임 각도 α를 5 ~ 30o , 이온주입 에너지를 20 ~ 100 KeV, 이온주입량은 5 x 1012 ~ 5 x 1013 /cm2 범위에서 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET.
  10. 제7항에 있어서, 상기 바나듐과 질소의 이온주입이 완료된 후 1500 ~ 1700℃의 온도에서 10분 ~ 1시간 열처리를 진행하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET.
  11. 제7항에 있어서, 상기 바나듐과 질소의 이온주입이 완료된 후, 트렌치 측벽 및 바닥면의 손상층을 제거시키는 희생산화막 성장 및 제거과정을 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET.
KR1020120116520A 2012-10-19 2012-10-19 트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법 KR101386132B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120116520A KR101386132B1 (ko) 2012-10-19 2012-10-19 트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120116520A KR101386132B1 (ko) 2012-10-19 2012-10-19 트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR101386132B1 true KR101386132B1 (ko) 2014-04-17

Family

ID=50657910

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120116520A KR101386132B1 (ko) 2012-10-19 2012-10-19 트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101386132B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102440205B1 (ko) * 2022-02-22 2022-09-05 최태현 트렌치 구조를 갖는 씨모스 에스램 셀
KR102470681B1 (ko) * 2022-06-14 2022-11-25 (주) 트리노테크놀로지 실리콘 카바이드 기반의 래터럴 전력 반도체 장치 및 그 제조 방법
KR20220170470A (ko) 2021-06-23 2022-12-30 서강대학교산학협력단 Mosfet 소자 및 그 제조 방법
KR20230015774A (ko) 2021-07-23 2023-01-31 서강대학교산학협력단 Mosfet 소자 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070073533A (ko) * 2006-01-05 2007-07-10 주식회사 케이이씨 트랜지스터 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070073533A (ko) * 2006-01-05 2007-07-10 주식회사 케이이씨 트랜지스터 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220170470A (ko) 2021-06-23 2022-12-30 서강대학교산학협력단 Mosfet 소자 및 그 제조 방법
KR20230015774A (ko) 2021-07-23 2023-01-31 서강대학교산학협력단 Mosfet 소자 및 그 제조 방법
KR102440205B1 (ko) * 2022-02-22 2022-09-05 최태현 트렌치 구조를 갖는 씨모스 에스램 셀
KR102470681B1 (ko) * 2022-06-14 2022-11-25 (주) 트리노테크놀로지 실리콘 카바이드 기반의 래터럴 전력 반도체 장치 및 그 제조 방법
WO2023243882A1 (ko) * 2022-06-14 2023-12-21 (주)트리노테크놀로지 실리콘 카바이드 기반의 래터럴 전력 반도체 장치 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US10784338B2 (en) Field effect transistor devices with buried well protection regions
JP6720962B2 (ja) 縦型炭化珪素半導体装置のトレンチのアニール処理装置、縦型炭化珪素半導体装置の製造方法および縦型炭化珪素半導体装置
JP6640904B2 (ja) トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
US10497801B2 (en) Method of manufacturing a semiconductor device having an undulated profile of net doping in a drift zone
CN107112276B (zh) 具有带锥形氧化物厚度的多晶硅填充渠沟的功率组件
CN104517852B (zh) 横向漏极金属氧化物半导体元件及其制造方法
CN103477439B (zh) 半导体装置及其制造方法
CN104637821B (zh) 超级结器件的制造方法
JP2009231545A (ja) 炭化珪素ｍｏｓ型半導体装置
CN106711207B (zh) 一种纵向沟道的SiC结型栅双极型晶体管及其制备方法
CN113424328A (zh) 具有非对称沟槽氧化物的碳化硅mosfet结构
TWI496293B (zh) 半導體功率元件及用於製備半導體功率元件之方法
KR101386132B1 (ko) 트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법
JP2013110331A (ja) 半導体装置の製造方法
CN113497140A (zh) 碳化硅场效应晶体管及其制备方法、碳化硅功率器件
JP2006100779A (ja) 半導体装置およびその製造方法
CN113838914A (zh) 具有分离栅结构的ret igbt器件结构及制作方法
JP2000260982A (ja) 半導体装置及びその製造方法
CN208589449U (zh) 一种具有载流子存储区的沟槽栅器件结构
CN219371032U (zh) 沟槽栅超结器件和具有其的电子装置
CN108766997B (zh) 一种具有载流子存储区的沟槽栅器件及其制造方法
US10608105B2 (en) MOS field-effect transistor and method for the production thereof
TW201907564A (zh) 具有改善的傳導性和高反向偏壓效能的垂直功率電晶體
CN104779276B (zh) 一种具有超结结构的igbt及其制备方法
KR100933383B1 (ko) 접합장벽쇼트키 게이트 구조를 갖는 고전압 탄화규소쇼트키 접합형 전계효과 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170403

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180410

Year of fee payment: 5