CN102820254A

CN102820254A - 半导体集成电路的制作方法

Info

Publication number: CN102820254A
Application number: CN201110150356XA
Authority: CN
Inventors: 陈俊隆
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2011-06-07
Filing date: 2011-06-07
Publication date: 2012-12-12
Anticipated expiration: 2031-06-07
Also published as: CN102820254B

Abstract

本发明公开一种半导体集成电路的制作方法，首先提供基底，且该基底上形成有至少一金属硬掩模。接下来对该金属硬掩模进行图案化步骤，图案化该金属硬掩模以形成图案化金属硬掩模，随后对该图案化金属硬掩模进行水等离子体处理。

Description

半导体集成电路的制作方法

技术领域

本发明涉及一种半导体集成电路的制作方法，特别涉及一种采用金属硬掩模(metal hard mask)的半导体集成电路的制作方法。

背景技术

在目前半导体工业中，镶嵌技术已经是半导体集成电路中多重金属内连线(multi-level interconnects)的主要技术。镶嵌技术可简述为首先在介电材料层中蚀刻出电路图案，然后将导电材料如铜填入该电路图案中，并加以平坦化，进而完成金属内连线的制作。根据在介电材料层中蚀刻图案的方式来区分，镶嵌技术可再细分为沟槽优先(trench-first)工艺、介层洞优先(via-first)、部分介层洞优先(partial-via-first)工艺、以及自行对准(self-aligned)工艺等。

已知镶嵌技术中于包括导电层的基底上依序形成介电层结构与金属硬掩模，随后图案化金属硬掩模形成开口，再进行蚀刻工艺，通过开口向下蚀刻介电层结构而形成镶嵌导线的沟槽图案或介层洞图案。值得注意的是，在形成开口或者是在蚀刻工艺中常有掉落微粒等污染物产生。掉落微粒因为受到本身以及金属硬掩模之间产生的范德华力(Van der Waals force)吸引，而附着于金属硬掩模上，或被吸引在金属硬掩模周围。被吸引的掉落微粒即使利用清洗工艺也无法轻易地将掉落微粒移除，且掉落微粒的存在阻碍了后续蚀刻工艺的进行，甚至造成蚀刻后的沟槽开口图案缩小、或不完整等问题。更导致后续形成于沟槽开口内的金属发生断线等缺陷，降低了金属内连线的可靠度。

发明内容

因此，本发明于此提供一种半导体集成电路的制作方法，用以解决微粒附着于金属硬掩模进而导致蚀刻不完全等问题。

根据本发明所提供的权利要求，提供一种半导体集成电路的制作方法。该制作方法首先提供基底，且该基底上形成有至少一金属硬掩模。接下来对该金属硬掩模进行图案化步骤，图案化该金属硬掩模以形成图案化金属硬掩模。随后对该图案化金属硬掩模进行水等离子体(H₂O plasma)处理。

根据本发明所提供的半导体集成电路的制作方法，于形成第一开口之后，通过水等离子体处理移除该图案化金属硬掩模在图案化步骤中获得的正电荷。因此在图案化步骤中产生的掉落微粒较不易受到范德华力的吸引而附着于图案化金属硬掩模上，而易于由清洗工艺被移除。因此，后续进行的蚀刻工艺中，不再因为掉落微粒的存在影响到蚀刻结果，并降低后续填入的金属层发生断线的可能。简单地说，本发明所提供的半导体集成电路的制作方法，可有效地提高半导体集成电路的可靠度。

附图说明

图1至图6为本发明所提供的半导体集成电路的制作方法的优选实施例的示意图。

附图标记说明

100 基底 102 导电层

104 底层 106 介电层

108 覆盖层 110 金属硬掩模

112 图案化金属硬掩模 120 抗反射层

122 图案化光致抗蚀剂 124 开口

126 开口 128 掉落微粒

130 水等离子体处理 140 抗反射层

142 图案化光致抗蚀剂 144 开口

146 开口 150 沟槽开口

152 介层洞开口

具体实施方式

请参阅图1至图6，图1至图6为本发明所提供的半导体集成电路的制作方法的优选实施例的示意图。如图1所示，本优选实施例首先提供基底100，如硅基底、含硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底等，且基底100内包括有导电层102与覆盖导电层102的底层104。在本优选实施例中，导电层102包括金属材料，而底层104则包括氮掺杂碳化硅(nitrogen-doped silicon carbide)。另外，基底100还包括介电层106，且如图1所示，介电层106覆盖底层104。介电层106可包括低介电常数(dielectricconstant，k)材料(介电常数值小于3.9)、超低介电常数(ultra low-k，以下简称为ULK)材料、或多孔性超低介电常数(porous ULK)材料，由于低介电常数材料、ULK材料与多孔性ULK材料皆为较不致密且结构强度较低的材料，因此，本优选实施例选择性地在介电层106表面再形成致密的覆盖层108。覆盖层108可如图1所示为包括氧化硅(silicon oxide，SiO)、氮氧化硅(siliconoxynitride，SiON)或四乙基氧硅烷(tetraethylorthosilicate，TEOS)的单层结构，但亦不限为复合膜层结构。

请继续参阅图1。接下来，是于基底100上，尤其是覆盖层108上形成金属硬掩模110。金属硬掩模110可为单层结构或复合膜层结构，且选自钛(titanium，Ti)、氮化钛(titanium nitride，TiN)、钽(tantalum，Ta)、与氮化钽(tantalum nitride，TaN)所组成的群组。举例来说，本优选实施例所提供金属硬掩模110可包括Ti/TiN或Ta/TaN的复合膜层，但不限于此。另外值得注意的是，由于金属硬掩模110具有相对于介电层106的应力，因此本优选实施例中，覆盖层108还可作为金属硬掩模110与介电层106之间的缓冲，避免介电层106直接受到金属硬掩模110的应力的影响。如图1所示，本优选实施例还于金属硬掩模110上形成抗反射层(anti-reflective coating，ARC)120，抗反射层120可包括介电材料如氮氧化硅(SiON)或四乙基氧硅烷(TEOS)，但不限于此。

此外，在本优选实施例的变化型中，导电层102可包括其他导电材料如金属氮化物、金属硅化物或掺杂硅，覆盖层108则可包括氮化硅(siliconnitride，SiN)、氧化硅(SiO)或氮氧化硅(SiON)，而金属硬掩模110则是直接形成于覆盖层108上。

请继续参阅图1。接下来，于抗反射层120上形成图案化光致抗蚀剂122，图案化光致抗蚀剂122包括一至少开口124，用以定义镶嵌导线的沟槽图案。

请参阅图2。在形成图案化光致抗蚀剂122之后，对金属硬掩模110进行图案化步骤，透过图案化光致抗蚀剂122的开口124蚀刻抗反射层120、金属硬掩模110与部分覆盖层108，以图案化金属硬掩模110形成包括至少一开口126的图案化金属硬掩模112。值得注意的是，在图案化步骤之后，图案化金属硬掩模112带有电荷，且通常为正电荷。因此，在图案化步骤中产生的掉落微粒128受到范德华力的吸引而容易附着于图案化金属硬掩模112的开口126周围。

请参阅图3。在形成图案化金属硬掩模112之后，进行水等离子体(H₂Oplasma)处理130，用以同位地移除图案化光致抗蚀剂122、抗反射层120、与图案化金属硬掩模112的这些正电荷。在本优选实施例中，首先是通入水蒸气(H₂O vapor)以进行水等离子体处理130，且该水蒸气的气体流量为2000～3000每分钟标准毫升(standard cubic centimeter per minute，sccm)。接下来转化(transform)水蒸气成为具有反应性的水等离子体，用以移除图案化光致抗蚀剂122、抗反射层120与正电荷。在本优选实施例中，水等离子体处理130的工艺时间介于15秒与60秒之间、其工艺压力介于3000毫托耳(mTorr)与9000毫托耳、而其工艺温度介于25℃～350℃。由于水等离子体处理130为移除了图案化金属硬掩模112的正电荷，因此掉落微粒128不再受到范德华力的吸引而附着于图案化金属硬掩模112的开口126附近，而容易由后续进行的清洗工艺移除。此外值得注意的是，在水等离子体处理130以及后续的清洗步骤中，介电层106仍然由较为致密的覆盖层108所保护。

另外，在本优选实施例中，亦不限于在水等离子体处理130之前，先进行氧等离子体(O₂plasma)处理，以确保图案化光致抗蚀剂122与抗反射层120可完全移除。另外，为了有效地移除图案化金属硬掩模112的正电荷，本优选实施例所提供的水等离子体处理130中亦可包括负电荷。另外，若图案化金属硬掩模112在蚀刻工艺后带有负电荷，本优选实施例所提供的水等离子体处理130中亦可包括正电荷。

请参阅图4。在水等离子体处理130之后，进行前述的清洗工艺(图未示)，以将掉落微粒128等移除，随后于图案化金属硬掩模112上再形成抗反射层140与图案化光致抗蚀剂142。如图4所示，抗反射层140填满开口126，而图案化光致抗蚀剂142则具有对应于开口126位置的开口144，设置于开口126范围内，用以定义镶嵌导线的介层洞图案。

请参阅图5。接下来利用图案化光致抗蚀剂142作为蚀刻掩模，透过图案化光致抗蚀剂142的开口144向下蚀刻抗反射层140、覆盖层108与部分介电层106，而于介电层106的上半部形成另一开口146，开口146对应于开口126，用以作为一部分介层洞。待形成开口146之后，可利用氧等离子体等方式去除图案化光致抗蚀剂142与抗反射层140。

请参阅图6。接下来，再次进行蚀刻工艺，向下蚀刻未被图案化金属硬掩模112覆盖的覆盖层108以及介电层106，以将开口126与开口146转移至介电层106中，而于介电层106内形成镶嵌导线的沟槽开口150与介层洞开口152。且如图6所示，底层104暴露介层洞开口152的底部。

在完成沟槽开口150与介层洞开口152的制作后，可通过适合的蚀刻工艺移除介层洞开口152底部的底层104，而暴露出导电层102。随后，于沟槽开口150与介层洞开口152内形成阻障层(图未示)与填满沟槽开口150及介层洞开口152的导电层(图未示)，最后通过平坦化步骤移除多余的导电层与图案化金属层112，完成镶嵌导线的制作。由于上述步骤为本领域一般技术人员所熟知，因此在本优选实施例中不再赘述。值得注意的是，由于掉落微粒128不再受到范德华力的吸引而于清洗工艺中完全移除，因此蚀刻工艺可顺利且完整地将开口126与开口146转移至介电层106内，而形成沟槽开口150与介层洞开口152。且后续于沟槽开口150与介层洞开口152填入导电层时，导电材料可完整地填入沟槽开口150与介层洞开口152中，因此已知技术中因填入不完整而造成的断线问题可有效避免。

综上所述，本发明所提供的半导体集成电路的制作方法，于形成用以定义沟槽位置的开口之后，通过水等离子体处理移除该图案化金属硬掩模在图案化步骤中获得的正电荷。因此在图案化步骤中产生的掉落微粒较不易受到范德华力的吸引而附着于图案化金属硬掩模上，而易于由清洗工艺被移除。因此，后续进行的蚀刻工艺中，不再因为掉落微粒的存在影响到蚀刻结果，并降低后续填入的金属层发生断线的可能。简单地说，本发明所提供的半导体集成电路的制作方法，可有效地提高半导体集成电路的可靠度。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种半导体集成电路的制作方法，包括：

提供基底，该基底上形成有至少一金属硬掩模；

进行图案化步骤，图案化该金属硬掩模以形成图案化金属硬掩模；以及

进行水等离子体处理。

2.如权利要求1所述的制作方法，其中该金属硬掩模选自钛、氮化钛、钽、与氮化钽所组成的群组。

3.如权利要求1所述的制作方法，其中该图案化金属硬掩模包括有电荷，且该水等离子体处理用以移除该图案化金属硬掩模的该多个电荷。

4.如权利要求3所述的制作方法，其中该图案化金属硬掩模包括正电荷。

5.如权利要求4所述的制作方法，其中该水等离子体处理中还包括负电荷。

6.如权利要求3所述的制作方法，还包括于该金属硬掩模上形成第一图案化光致抗蚀剂，用以图案化该金属硬掩模。

7.如权利要求6所述的制作方法，其中该水等离子体处理为同位地移除这些电荷与该第一图案化光致抗蚀剂。

8.如权利要求6所述的制作方法，还包括于该第一图案化光致抗蚀剂与该金属硬掩模之间形成第一抗反射层。

9.如权利要求1所述的制作方法，还包括氧等离子体处理，进行于该水等离子体处理之前。

10.如权利要求1所述的制作方法，其中该水等离子体处理的工艺时间介于15秒与60秒之间。

11.如权利要求1所述的制作方法，其中该水等离子体处理还包括通入水蒸气进行该水等离子体处理，且该水蒸气的气体流量为2000～3000每分钟标准毫升。

12.如权利要求1所述的制作方法，其中该水等离子体处理的工艺压力介于3000毫托耳与9000毫托耳。

13.如权利要求1所述的制作方法，其中该水等离子体处理的工艺温度介于25℃～350℃。

14.如权利要求1所述的制作方法，其中该基底内还包括导电层与底层，且该底层覆盖该导电层。

15.如权利要求14所述的制作方法，其中该基底上依序还包括介电层与覆盖层，且该介电层覆盖该底层。

16.如权利要求15所述的制作方法，其中该图案化金属硬掩模还包括至少一第一开口，且该覆盖层暴露于该第一开口的底部。

17.如权利要求16所述的制作方法，还包括以下步骤，进行于该水等离子体处理之后：

于该图案化金属硬掩模上依序形成第二抗反射层与第二图案化光致抗蚀剂；以及

透过该第二图案化光致抗蚀剂蚀刻该第二抗反射层、该覆盖层与该介电层，而形成至少一第二开口，且该第二开口对应于该第一开口。