CN106952863B - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供基底和在基底上的介质层，基底内有底层金属层；在介质层上形成具有多个分立的沟槽图形开口的掩膜层；对沟槽图形开口侧壁的掩膜层进行氧等离子体处理后，形成覆盖掩膜层和沟槽图形开口的平坦层；在平坦层上形成具有接触孔图形开口的光刻胶层，至少有一个沟槽图形开口上具有对应的接触孔图形开口；以光刻胶层和掩膜层为掩膜刻蚀部分厚度的介质层，在介质层中形成接触孔；去除光刻胶层和平坦层后，以掩膜层为掩膜刻蚀介质层至暴露出底层金属层表面，在介质层中形成沟槽。所述方法能够避免接触孔和沟槽对不准引起的接触孔的宽度变小的现象，避免发生断路。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，半导体器件之间的高性能、高密度连接需要在互联结构之间连接。互联结构中的寄生电阻和寄生电容之间易出现寄生效应，导致金属连线传递的时间延迟，人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻，C指电容)延迟显著增加的问题。
为了克服互联中的寄生效应，在大规模集成电路后段工艺互联的集成工艺中，一方面，寄生电容正比于互联层绝缘介质的相对介电常数K，因此使用低K材料尤其是超低介电常数(Ultra-low dielectric constant，ULK)的材料代替传统的SiO2介质材料已成为满足高速芯片的发展的需要，另一方面，由于铜具有较低的电阻率、优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。
然而，现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是避免接触孔的位置和沟槽的位置对不准引起的接触孔的宽度变小，从而避免半导体器件发生断路的现象。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底和位于基底上的介质层，所述基底内形成有底层金属层；在所述介质层上形成掩膜层，所述掩膜层中具有多个分立排列的沟槽图形开口；对所述沟槽图形开口侧壁的掩膜层进行氧等离子体处理后，形成覆盖所述掩膜层和所述沟槽图形开口的平坦层；在所述平坦层上形成具有接触孔图形开口的光刻胶层，至少有一个沟槽图形开口上具有对应的接触孔图形开口；以所述光刻胶层和掩膜层为掩膜刻蚀部分厚度的介质层，在所述介质层中形成接触孔；去除所述光刻胶层和平坦层后，以所述掩膜层为掩膜刻蚀介质层直至暴露出底层金属层的表面，在所述介质层中形成沟槽。
可选的，所述氧等离子体处理的参数为：采用的气体为氧气，氧气的流量为10sccm～1000sccm，高频射频功率为100瓦～1500瓦，低频射频功率为0瓦～100瓦，腔室压强为5mtorr～200mtorr，温度为0摄氏度～100摄氏度。
可选的，所述掩膜层的材料为氮化钛或氮化钽。
可选的，以所述掩膜层为掩膜刻蚀介质层的工艺为各向异性干刻工艺。
可选的，以所述光刻胶层和掩膜层为掩膜刻蚀部分厚度的介质层的工艺为各向异性干刻工艺。
可选的，所述各向异性干刻工艺为各向异性等离子体刻蚀工艺，参数为：刻蚀气体包括C4F8、CF4和N2，C4F8的流量为5sccm～100sccm，CF4的流量为5sccm～500sccm，N2的流量为0sccm～1000sccm，源射频功率为100瓦～1000瓦，偏置功率为50瓦～500瓦，腔室压强为20mtorr～200mtorr。
可选的，所述介质层的材料为低K介质材料或超低K介质材料。
可选的，所述平坦层的材料为有机涂层、抗反射涂层或无定型碳。
可选的，所述底层金属层的材料为铜或铜铝合金。
可选的，还包括：在所述沟槽和接触孔中填充导电层。
与现有技术相比，本发明的技术方案具有以下优点：
由于对沟槽图形开口侧壁的掩膜层进行了氧等离子体处理，使得在沟槽图形开口侧壁的掩膜层表面形成氧化层，在刻蚀形成沟槽和接触孔的过程中，所述氧化层可以保护沟槽图形开口侧壁的掩膜层而降低掩膜层受到的刻蚀损耗，使得最终形成的沟槽的宽度和沟槽图形开口的初始宽度的差异性较小，尤其是对于和接触孔没有重叠部分的沟槽和沟槽图形开口的初始宽度差异性较小。基于此，在工艺设计中，可以进一步增大所述掩膜层中沟槽图形开口的工艺窗口，即使当接触孔图形开口的中心相对沟槽图形开口的中心轴有所偏移时，在介质层中形成的接触孔的宽度不会过小，使得后续在接触孔和沟槽中填充导电层后，不至于由于接触孔的宽度过小而难以填充，避免后续形成的导电层和底层金层之间发生断路现象，从而提高了半导体器件的性能。
附图说明
图1至图8是现有技术中半导体器件形成过程的结构示意图；
图9至图17是本发明一实施例中半导体器件形成过程的结构示意图；
具体实施方式
正如背景技术所述，现有技术中形成的半导体器件的电学性能仍有待提高。
图1至图8是现有技术中半导体器件形成过程的结构示意图。
参考图1，提供基底100和位于基底上的介质层130，所述基底100内形成有底层金属层110。所述基底100和介质层130之间还具有刻蚀阻挡层120。
参考图2，在所述介质层130上形成掩膜层140，所述掩膜层140中具有多个分立排列的沟槽图形开口141。图3为掩膜层140的立体示意图。所述掩膜层140的材料为氮化钛。
参考图4，形成覆盖所述掩膜层140和所述沟槽图形开口141(参考图2)的平坦层150；在平坦层150上形成具有接触孔图形开口161的光刻胶层160，至少有一个沟槽图形开口141上具有对应的接触孔图形开口161。图5为光刻胶层160的立体示意图。
参考图6，以所述光刻胶层160和掩膜层140为掩膜刻蚀部分厚度的介质层130，在所述介质层130中形成接触孔170。
参考图7，形成接触孔170后，去除光刻胶层160(参考图6)和平坦层150(参考图6)。
参考图8，去除光刻胶层160和平坦层150后，以所述掩膜层140为掩膜刻蚀介质层130直至暴露出底层金属层110的表面，在所述介质层130中形成沟槽180。
研究发现，上述半导体器件形成方法会导致接触孔的位置和沟槽的位置对不准引起的接触孔的宽度变小，从而导致半导体器件发生开路的现象，原因在于：
由于在以所述光刻胶层和掩膜层为掩膜刻蚀部分厚度的介质层和以所述掩膜层为掩膜刻蚀介质层的过程中，会对掩膜层有刻蚀损伤，尤其是对沟槽图形开口侧壁的掩膜层的刻蚀损伤使得沟槽图形开口的宽度增加，使得最终形成的沟槽的宽度大于沟槽图形开口的初始宽度，故在工艺设计中，为了保证最终形成的沟槽的宽度和目标宽度差别较小，尤其是和接触孔没有重叠部分的沟槽的宽度和目标宽度差别较小，需要设计掩膜层中沟槽图形开口的初始宽度小于沟槽的目标宽度，沟槽图形开口的初始宽度和沟槽的目标宽度的差值用于弥补掩膜层的刻蚀损耗。即沟槽图形开口的初始宽度相对于沟槽的目标宽度较小。在此情况下，当由于工艺的波动性使得接触孔图形开口的中心相对沟槽图形开口的中心轴有所偏移时，会使得沟槽图形开口和接触孔图形开***叠部分的宽度更小，导致形成的接触孔的宽度过小，后续在接触孔中填充导电层的难度较大，容易出现导电层和底层金属层之间断路。
在此基础上，本发明提供一种半导体器件的形成方法，在形成掩膜层后对沟槽图形开口侧壁的掩膜层进行了氧等离子体处理，使得可以进一步增大所述掩膜层中沟槽图形开口的工艺窗口，即使当接触孔图形开口的中心相对沟槽图形开口的中心轴有所偏移时，在介质层中形成的接触孔的宽度不会过小，使得后续在接触孔和沟槽中填充导电层后，不至于由于接触孔的宽度过小而难以填充，避免后续形成的导电层和底层金层之间发生断路现象，从而提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图9至图17是本发明一实施例中半导体器件形成过程的结构示意图。
参考图9，提供基底200和位于基底200上的介质层230，所述基底内形成有底层金属层210。
所述基底200包括半导体衬底和位于半导体衬底上的金属介质层(未图示)，所述底层金属层210位于金属介质层中。
所述半导体衬底中还可以具有半导体结构，所述半导体结构为PMOS晶体管、NMOS晶体管、CMOS晶体管、电容器、电阻器或电感器。
所述底层金属层210用于和所述半导体衬底中的半导体结构及待形成的导电层相连。所述底层金属层210的材料为铜或铜铝合金等导电材料。
所述介质层230的材料为低K介质材料(低K介质材料指相对介电常数大于等于2.6、小于3.9的介质材料)或超低K介质材料(超低K介质材料指相对介电常数小于2.6的介质材料)。所述介质层230的材料为低K介质材料或超低K介质材料时，介质层230的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述介质层230的材料为超低K介质材料，所述超低K介质材料为SiCOH。
本实施例中，在所述基底200与介质层230之间还形成有刻蚀阻挡层220，在后续刻蚀工艺过程中对刻蚀阻挡层220的刻蚀速率远小于对介质层230的刻蚀速率，从而起到刻蚀停止作用，避免刻蚀工艺对基底200造成过刻蚀。
参考图10，在所述介质层230上形成掩膜层240，所述掩膜层240中具有多个分立排列的沟槽图形开口241。
图11为掩膜层240的立体示意图，所述掩膜层240为单层结构或叠层结构，掩膜层240的材料为氮化钛或氮化钽。所述掩膜层240中具有多个分立排列的沟槽图形开口241，所述沟槽图形开口241定义出后续形成沟槽的位置和形状。本实施例中，以所述沟槽图形开口241的数量为两个作为示例，在实际工艺中，可以根据具体情况设计沟槽图形开口241的数量。
参考图12，对所述沟槽图形开口241侧壁的掩膜层240进行氧等离子体处理。
所述氧等离子体处理采用的气体包括氧气，在氧等离子体处理过程中氧气被等离子体化形成氧等离子体，所述氧等离子体在一定温度下对沟槽图形开口241的侧壁和底部进行轰击，使得沟槽图形开口241侧壁的掩膜层240表面被氧化，在沟槽图形开口241侧壁的掩膜层240表面形成氧化层(未图示)，具体的，当所述掩膜层240的材料为氮化钛时，氧等离子体处理后在沟槽图形开口241侧壁的掩膜层240表面形成的氧化层的材料为氧化钛；当所述掩膜层240的材料为氮化钽时，氧等离子体处理后在沟槽图形开口241侧壁的掩膜层240表面形成的氧化层的材料为氧化钽。所述氧化层可以保护掩膜层240而降低在后续的刻蚀工艺中对沟槽图形开口241侧壁的掩膜层240的刻蚀损伤。
若氧气的流量小于10sccm，导致氧等离子体的密度下降，从而导致氧等离子体处理的效率过低，若氧气的流量大于1000sccm，造成工艺浪费。故本实施例中，所述氧等离子体处理的流量为10sccm～1000sccm。
若所述氧等离子体处理的温度低于0摄氏度，则氧等离子体的能量较低，氧等离子体对沟槽图形开口241侧壁的掩膜层240表面轰击较弱，使得所述沟槽图形开口241侧壁的掩膜层240表面的钛原子或钽原子和氧原子较难结合，若氧等离子体处理的温度高于100摄氏度，则容易对基底200内的半导体结构造成损伤。故本实施例中，所述氧等离子体处理的温度选择为0摄氏度～100摄氏度。
所述氧等离子体处理的高频射频功率使得所述氧气等离子体化，若高频射频功率低于100瓦，则所述氧气不能被等离子体化，若高频射频功率高于1500瓦，会增加制作成本且受到工艺条件的限制。故本实施例中，氧等离子体处理采用的高频射频功率为100瓦～1500瓦。
所述氧等离子体处理的低频射频功率产生偏置电压，使得所述氧等离子体具有一定速率且向沟槽图形开口241侧壁的掩膜层240表面运动，在比较低甚至为0的低频射频功率下，氧等离子体可以通过扩散运动到掩膜层240的各个表面进行反应，若低频射频功率高于100瓦，则掩膜层开口241侧壁的掩膜层240表面反应效率会减弱，故本实施例中，低频射频功率为0瓦～100瓦。
所述氧等离子体处理中采用的腔室压强为5mtorr～200mtorr。
参考图13，进行所述氧等离子体处理后，形成覆盖所述掩膜层240和所述沟槽图形开口241(参考图12)的平坦层250；在所述平坦层250上形成具有接触孔图形开口261的光刻胶层260，至少有一个沟槽图形开口241上具有对应的接触孔图形开口261。
所述平坦层250为有机层，材料为有机涂层、抗反射涂层或无定型碳。形成所述平坦层250的工艺为旋涂工艺或化学气相沉积工艺。
图14为光刻胶层260的立体示意图，所述光刻胶层260的材料为光刻胶。所述光刻胶层260中具有接触孔图形开口261，所述接触孔图形开口261定义出后续形成的接触孔的位置和形状。本实施例中，以所述接触孔图形开口261的数量为一个作为示例，在实际工艺中，可以根据具体情况设计接触孔图形开口261的数量。
至少有一个沟槽图形开口241上具有对应的接触孔图形开口261，可以为：一个接触孔图形开口261位于一个沟槽图形开口241上、多个接触孔图形开口261位于一个沟槽图形开口241上、多个接触孔图形开口261位于多个沟槽图形开口241上，对于上述每种情况，每个接触孔图形开口261暴露出一个沟槽图形开口241正上方平坦层250的部分区域。本实施例中以一个接触孔图形开口261位于一个沟槽图形开口241上作为示例。
随着特征尺寸的不断减小，需要形成的沟槽的宽度越来越小，随之对应的沟槽图形开口241的宽度也越来越小，而接触孔图形开口261的孔径一般比沟槽图形开口241的宽度大，使得后续形成的接触孔的宽度可以由沟槽图形开口241的宽度决定，所述宽度指的是平行于沟槽图形开口241宽度方向上的尺寸，后续形成的接触孔的长度可以由接触孔图形开口261的孔径决定，所述长度为平行于基底200表面且垂直于沟槽图形开口241宽度方向上的尺寸，即后续形成的接触孔的宽度最大限度的利用了沟槽图形开口241的宽度尺寸，有利于后续在接触孔中填充导电层。在其它实施例中，接触孔图形开口261的孔径可以小于沟槽图形开口241的宽度。
参考图15，以所述光刻胶层260和掩膜层240为掩膜刻蚀部分厚度的介质层230，在所述介质层230中形成接触孔270。
本实施例中，在刻蚀部分厚度的介质层230之前，还包括步骤：沿接触孔图形开口261刻蚀平坦层250，使介质层230顶部表面被暴露出来。
具体的，采用各向异性干法刻蚀工艺刻蚀部分厚度的介质层230以形成接触孔270，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺。
本实施例中，采用各向异性等离子体刻蚀工艺刻蚀部分厚度的介质层230以形成接触孔270，具体的，刻蚀气体包括C4F8、CF4和N2，C4F8的流量为5sccm～100sccm，CF4的流量为5sccm～500sccm，N2的流量为0sccm～1000sccm，源射频功率为100瓦～1000瓦，偏置功率为50瓦～500瓦，腔室压强为20mtorr～200mtorr。
由于对沟槽图形开口241侧壁的掩膜层240进行了氧等离子体处理后，在沟槽图形开口241侧壁的掩膜层240表面形成氧化层，所述氧化层对掩膜层240的保护作用增强。
参考图16，形成接触孔270后，去除所述光刻胶层260(参考图15)和平坦层250(参考图15)。
去除所述光刻胶层260和平坦层250的工艺为湿刻工艺或干刻工艺。
本实施例在形成接触孔270的刻蚀过程中，光刻胶层260被消耗一部分，形成接触孔270后需要去除所述光刻胶层260和平坦层250。在其它实施例中，若在形成接触孔270的刻蚀过程中，介质层230上方的光刻胶层260被消耗完，形成接触孔270后则只需要去除平坦层250。
参考图17，去除所述光刻胶层260和平坦层250后，以所述掩膜层240为掩膜刻蚀介质层230直至暴露出底层金属层210的表面，在所述介质层230中形成沟槽280。
具体的，采用各向异性干法刻蚀工艺刻蚀介质层230以形成沟槽280，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺。
本实施中，采用各向异性等离子体刻蚀工艺刻蚀介质层230以形成沟槽280，具体的，刻蚀气体包括C4F8、O2和N2，C4F8的流量为5sccm～100sccm，O2的流量为5sccm～100sccm，N2的流量为0sccm～1000sccm，源射频功率为100瓦～1000瓦，偏置功率为50瓦～500瓦，腔室压强为20mtorr～200mtorr。
在形成沟槽280的过程中，也将接触孔270的深度增加，刻蚀所述介质层230以及刻蚀阻挡层220，直至暴露出底层金属层210的表面。
由于对沟槽图形开口241侧壁的掩膜层240进行了氧等离子体处理后，在沟槽图形开口241侧壁的掩膜层240表面形成氧化层，所述氧化层对掩膜层240的保护作用增强，在使得形成沟槽280的过程中，能够降低对沟槽图形开口241侧壁的掩膜层240的刻蚀损伤。
形成沟槽280后，在所述接触孔270和沟槽280中填充导电层(未图示)。所述导电层的材料为铜、铝或钨等导电材料。本实施例中，所述导电层的材料为铜。
在一个具体实施例中，形成所述导电层的工艺步骤包括：形成填充满所述接触孔270和沟槽280的导电膜，所述导电膜还覆盖掩膜层240表面；去除高于介质层230顶部表面的导电膜，形成填充满接触孔270和沟槽280的导电层，所述导电层的顶部表面与介质层230表面齐平。
所述沟槽280分为两种类型，一种为和接触孔270有重叠部分的沟槽280，为了方便描述，称为第一沟槽，另一种为和接触孔270没有重叠部分的沟槽280，为了方面描述，称谓第二沟槽。在第一沟槽和第二沟槽中形成的导电层用于构成电路布线，而在接触孔270中形成的导电层用于将所述电路布线与底层金属层210连接。
在实际工艺中第二沟槽的数量远多于第一沟槽的数量，即所述电路布线主要由第二沟槽构成，随着特征尺寸的不断减小，第二沟槽的宽度的控制对所述电路布线的影响越来越大，表现为：若在制程工艺中形成的第二沟槽的宽度相对于目标宽度过大，容易造成所述电路布线的短路。故需要保证第二沟槽的宽度和目标宽度的差值较小。
本实施例中，由于对所述沟槽图形开口241侧壁的掩膜层240进行了氧等离子体处理，使得形成接触孔270和沟槽280的过程中，能够降低对沟槽图形开口241侧壁的掩膜层240的刻蚀损伤，使得最终形成的沟槽280的宽度和沟槽图形开口241的初始宽度的差异性较小，尤其是所述第二沟槽和沟槽图形开口241的初始宽度差异性较小。基于此，在工艺设计中，在保证第二沟槽的宽度和目标宽度的差值较小的情况下，可以进一步的增大沟槽图形开口241的工艺窗口，即沟槽图形开口241的初始宽度相对于沟槽280的目标宽度较小。即使当接触孔图形开口261的中心相对沟槽图形开口241的中心轴有所偏移时，在介质层230中形成的接触孔270的宽度不会过小，使得后续在接触孔270和沟槽280中填充导电层后，不至于由于接触孔270的宽度过小而难以填充，避免后续形成的导电层和底层金属层210之间发生断路现象。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底和位于基底上的介质层，所述基底内形成有底层金属层；
在所述介质层上形成掩膜层，所述掩膜层中具有多个分立排列的沟槽图形开口；
对所述沟槽图形开口侧壁的掩膜层进行氧等离子体处理，在所述掩膜层表面形成氧化层；
形成覆盖所述掩膜层、所述氧化层和所述沟槽图形开口的平坦层；
在所述平坦层上形成具有接触孔图形开口的光刻胶层，至少有一个沟槽图形开口上具有对应的接触孔图形开口；
以所述光刻胶层和掩膜层为掩膜刻蚀部分厚度的介质层，在所述介质层中形成接触孔；
去除所述光刻胶层和平坦层后，以所述掩膜层为掩膜刻蚀介质层直至暴露出底层金属层的表面，在所述介质层中形成沟槽；所述沟槽和所述接触孔交叠部分的宽度，与所述沟槽图形开口的宽度相同；
其中，所述掩膜层的材料为氮化钛时，进行氧等离子体处理后，所述氧化层为氧化钛；或者，所述掩膜层的材料为氮化钽，进行氧等离子体处理后，所述氧化层为氧化钽。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述氧等离子体处理的参数为：采用的气体为氧气，氧气的流量为10sccm～1000sccm，高频射频功率为100瓦～1500瓦，低频射频功率为0瓦～100瓦，腔室压强为5mtorr～200mtorr，温度为0摄氏度～100摄氏度。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，以所述掩膜层为掩膜刻蚀介质层的工艺为各向异性干刻工艺。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，以所述光刻胶层和掩膜层为掩膜刻蚀部分厚度的介质层的工艺为各向异性干刻工艺。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述各向异性干刻工艺为各向异性等离子体刻蚀工艺，参数为：刻蚀气体包括C4F8、CF4和N2，C4F8的流量为5sccm～100sccm，CF4的流量为5sccm～500sccm，N2的流量为0sccm～1000sccm，源射频功率为100瓦～1000瓦，偏置功率为50瓦～500瓦，腔室压强为20mtorr～200mtorr。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述介质层的材料为低K介质材料或超低K介质材料。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述平坦层的材料为有机涂层、抗反射涂层或无定型碳。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述底层金属层的材料为铜或铜铝合金。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在所述沟槽和接触孔中填充导电层。
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