CN101106101A - 单镶嵌结构与双镶嵌结构及其开口的形成方法 - Google Patents

单镶嵌结构与双镶嵌结构及其开口的形成方法 Download PDF

Info

Publication number
CN101106101A
CN101106101A CNA2006101030955A CN200610103095A CN101106101A CN 101106101 A CN101106101 A CN 101106101A CN A2006101030955 A CNA2006101030955 A CN A2006101030955A CN 200610103095 A CN200610103095 A CN 200610103095A CN 101106101 A CN101106101 A CN 101106101A
Authority
CN
China
Prior art keywords
layer
silicon oxynitride
opening
hard mask
metal hard
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101030955A
Other languages
English (en)
Other versions
CN100536107C (zh
Inventor
刘名馨
余佳勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CNB2006101030955A priority Critical patent/CN100536107C/zh
Publication of CN101106101A publication Critical patent/CN101106101A/zh
Application granted granted Critical
Publication of CN100536107C publication Critical patent/CN100536107C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种单镶嵌开口的形成方法,此方法为,先提供一基底,此基底中已形成有一导线。然后,于基底上依序形成一阻障层、一介电层、一金属硬掩模层、一氮氧化硅层、一底部抗反射层以及一图案化光致抗蚀剂层。接着,直接移除未被图案化光致抗蚀剂层覆盖住的底部抗反射层、氮氧化硅层以及金属硬掩模层,直至暴露出部分介电层的表面。之后,移除图案化光致抗蚀剂层以及底部抗反射层。然后,以氮氧化硅层以及金属硬掩模为掩模,移除部分的介电层与部分的阻障层,以形成暴露出导线的表面的一镶嵌开口。

Description

单镶嵌结构与双镶嵌结构及其开口的形成方法
技术领域
本发明涉及一种内连线结构及其开口的形成方法,尤其涉及一种单镶嵌结构与双镶嵌结构及其开口的形成方法。
背景技术
随着半导体技术的进步,半导体元件的尺寸也不断的缩小,而进入深亚微米(Deep Sub-Micron)的领域中。当集成电路的集成度增加时,晶片的表面无法提供足够的面积来制作所需的内连线(Interconnect),因此为了配合半导体元件缩小后所增加的内连线,多层导体连线的设计,便成为超大型集成电路技术所必须采用的方式。
一般而言,多重内连线大多是利用镶嵌工艺来形成,其中包括单镶嵌(single-damascene)工艺或双镶嵌(dual-damascene)工艺。目前,镶嵌工艺于介电层中定义出沟渠(或开口)的方式是,先在介电层上形成氮化钛层(TiN)。然后,在氮化钛层上形成具有沟渠(或开口)图案的光致抗蚀剂层。接着,将光致抗蚀剂层的沟渠(或开口)图案转移至氮化钛层。接着,以具有沟渠(或开口)图案的氮化钛层当作硬掩模,于介电层中定义出沟渠(或开口)。而且,由于光刻工艺的限制,在镶嵌工艺中通常会在氮化钛层上形成有一层等离子体增强式氧化层(plasma-enhanced oxide,PE-oxide),以提高工艺窗口(process window),并以氮化钛层与等离子体增强式氧化层作为镶嵌工艺中的硬掩模层。
然而,在镶嵌工艺中仍有一些问题待解决。举例来说,在介电层中定义出沟渠(或开口)的步骤前,必须经过二次蚀刻步骤,才能够在硬掩模层中定义出沟渠(或开口)图案。所谓二次蚀刻步骤包括:第一次蚀刻步骤以及第二次蚀刻步骤。其中,第一次蚀刻步骤为,以光致抗蚀剂层为掩模,移除部分等离子体增强式氧化层,至暴露出氮化钛层表面。第二次蚀刻步骤为,蚀刻部分氮化钛层,至暴露出介电层表面。因此,现有的镶嵌工艺需经过相当多的步骤才能完成,且会耗费较多的工艺时间(cycle time)。
发明内容
本发明的目的是提供一种单镶嵌开口的形成方法,能够简化工艺步骤,且可节省工艺时间。
本发明的又一目的是提供一种单镶嵌结构,同样能够简化工艺步骤,且可节省工艺时间。
本发明的再一目的是提供一种双镶嵌开口的形成方法,能够简化工艺步骤,且可节省工艺时间。
本发明的另一目的是提供一种双镶嵌结构,能够简化工艺步骤,且可节省工艺时间。
本发明提出一种单镶嵌开口的形成方法。此方法是先提供基底,基底中已形成有导线。然后,于基底上依序形成阻障层、介电层、金属硬掩模层、氮氧化硅层、底部抗反射层与图案化光致抗蚀剂层。接着,直接移除未被图案化光致抗蚀剂层覆盖住的底部抗反射层、氮氧化硅层与金属硬掩模层,至暴露出部分介电层表面。之后,移除图案化光致抗蚀剂层与底部抗反射层。然后,以氮氧化硅层与金属硬掩模为掩模,移除部分的介电层与部分的阻障层,以形成暴露出导线的表面的镶嵌开口。
依照本发明的一实施例所述,上述的单镶嵌开口的形成方法中,于形成氮氧化硅层之后,以及形成底部抗反射层之前,还可以形成一层氧化硅层。在另一实施例中,也可以对氮氧化硅层进行一表面改质工艺,以于氮氧化硅层上形成一氧化层,其中表面改质工艺包括以含氧气体进行一等离子体工艺。依照本发明的一实施例所述,上述的金属镶嵌开口的形成方法中,导线的材料例如是铜。金属硬掩模层的材料例如是钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)或氮化钨(WN)。介电层的材料例如是低介电常数材料。
本发明提出一种单镶嵌结构,此单镶嵌结构包括基底、阻障层、介电层、金属硬掩模层、氮氧化硅层与导体层。其中,基底中配置有导线。阻障层位于基底上。介电层位于阻障层上。金属硬掩模层位于介电层上。氮氧化硅层位于金属硬掩模层上。其中,氮氧化硅层、金属硬掩模层、介电层与阻障层中具有暴露部分导线的表面的镶嵌开口。导体层配置于镶嵌开口中。
依照本发明的一实施例所述,上述的单镶嵌结构中,还可包括一层氧化硅层配置于氮氧化硅层上。在另一实施例中,还可包括一层氧化层配置于氮氧化硅层上。
依照本发明的一实施例所述,上述的单镶嵌结构中,介电层的材料例如是低介电常数材料。金属硬掩模层的材料例如是钽、氮化钽、钛、氮化钛、钨或氮化钨。导线的材料例如是铜。
本发明提出一种双镶嵌开口的形成方法,此方法是先提供一基底,基底中已形成有一导线。然后,于基底上依序形成阻障层、介电层、金属硬掩模层、氮氧化硅层、第一底部抗反射层与第一图案化光致抗蚀剂层。接着,直接移除未被第一图案化光致抗蚀剂层覆盖住的第一底部抗反射层、氮氧化硅层以及金属硬掩模层,以形成暴露出部分介电层表面的一第一开口。之后,移除第一图案化光致抗蚀剂层与第一底部抗反射层。然后,于基底上方形成第二图案化光致抗蚀剂层,覆盖氮氧化硅层以及部分介电层。而后,以第二图案化光致抗蚀剂层为掩模,移除部分的介电层,以于介电层中形成第二开口。接着,移除第二图案化光致抗蚀剂层。随后,以氮氧化硅层与金属硬掩模层为掩模,移除部分的介电层与部分的阻障层,以形成暴露出导线表面的双镶嵌开口。
依照本发明的一实施例所述,上述的双镶嵌开口的形成方法中,于形成氮氧化硅层之后,以及形成第一底部抗反射层之前,还可以形成一层氧化硅层。在另一实施例中,也可以对氮氧化硅层进行一表面改质工艺。以于氮氧化硅层上形成一氧化层,其中表面改质工艺包括以含氧气体进行一等离子体工艺。
依照本发明的一实施例所述,上述的双镶嵌开口的形成方法中,导线的材料例如是铜。金属硬掩模层的材料例如是钽、氮化钽、钛、氮化钛、钨或氮化钨。介电层的材料例如是低介电常数材料。
本发明提出一种双镶嵌结构,此双镶嵌结构包括基底、阻障层、介电层、金属硬掩模、氮氧化硅层与导体层。其中,基底中配置有导线。阻障层位于基底上。介电层位于阻障层上。金属硬掩模层位于介电层上。氮氧化硅层位于金属硬掩模层上。其中,氮氧化硅层、金属硬掩模层与介电层中具有暴露出导线的表面的双镶嵌开口。导体层配置于双镶嵌开口中。
依照本发明的一实施例所述,上述的双镶嵌结构中,还可包括一层氧化硅层配置于氮氧化硅层上。在另一实施例中,也可包括一层氧化层配置于氮氧化硅层上。
依照本发明的一实施例所述,上述的双镶嵌结构中,介电层的材料例如是低介电常数材料。金属硬掩模层的材料例如是钽、氮化钽、钛、氮化钛、钨或氮化钨。导线的材料例如是铜。
本发明的方法与结构是以氮氧化硅层取代现有的等离子体增强式氧化层(PE-oxide),而本发明在介电层中定义出沟渠(或开口)的步骤之前,只需单一蚀刻步骤,即可在硬掩模层中定义出沟渠(或开口)图案。因此,本发明的方法与结构能够简化工艺步骤,且可节省工艺时间。
为让本发明的上述和其他目的、特征和优点能更明显易懂,下文特举优选实施例,并配合附图,作详细说明如下。
附图说明
图1A至图1D为依照本发明的一实施例所绘示的一种单镶嵌开口的形成流程的结构剖面示意图;
图2A至图2G为依照本发明的一实施例所绘示的一种双镶嵌开口的形成流程的结构剖面示意图。
主要元件符号说明
100:基底
102:导线
104:阻障层
106:介电层
108:金属硬掩模层
110:氮氧化硅层
112:底部抗反射层
114、122:图案化光致抗蚀剂层
116:镶嵌开口
118、128:导体层
120、121:沟渠
123:开口图案
124、125:开口
126:双镶嵌开口
具体实施方式
图1A至图1D为依照本发明的一实施例所绘示的单镶嵌开口的形成方法的流程剖面示意图。
首先,请参照图1A,提供一基底100。此基底100中已形成有导线102,导线102的材料例如是铜。
接着,请继续参照图1A,于基底100上依序形成阻障层104、介电层106、金属硬掩模层108、氮氧化硅层110、底部抗反射层112以及图案化光致抗蚀剂层114。
其中,阻障层104的材料例如是氮化硅(SiN)或其他合适的材料,其形成方法例如是化学气相沉积法。阻障层104可以避免铜表面氧化及避免铜扩散到介电层106。介电层106例如是低介电常数介电层,低介电常数介电层的材料例如是低介电常数材料包括无机类的材料,例如氢化硅倍半氧化物(HSQ)、掺氟的氧化硅(FSG)等,以及有机类的材料,例如聚芳香烯醚(Flare)、芳香族碳氢化合物(SILK)、聚亚芳香基醚(Parylene)等。介电层106的形成方法例如是化学气相沉积法。在一实施例中,介电层106还可例如是由一层低介电常数介电层与一层绝缘层所构成。此绝缘层的材质例如是以四乙氧基硅烷(TEOS)为反应气体源形成的氧化硅,而其形成方法例如是化学气相沉积法。绝缘层又可作为化学机械抛光终止层,以避免进行化学机械抛光法(CMP)时,可能会有抛光到介电层106之虞。金属硬掩模层108的材料例如是钽、氮化钽、钛、氮化钛、钨或氮化钨,其形成方法例如是化学气相沉积法。底部抗反射层112例如是有机底部抗反射层或无机底部抗反射层,其中无机抗反射层的形成方法例如是化学气相沉积法,而其材质可包括非晶相碳膜、氮化硅、氮氧化硅和氧化钛等。
在一实施例中,在氮氧化硅层110形成之后,以及底部抗反射层112形成之前,还可以于氮氧化硅层110上形成一层氧化硅层(未绘示),以使氮氧化硅层110的折射率(n)与介电常数(k)不会随着时间而有变化。
在另一实施例中,在氮氧化硅层110形成之后,以及底部抗反射层112形成之前,还可以对氮氧化硅层110进行表面改质工艺,以于氮氧化硅层110上形成一氧化层(未绘示),以维持氮氧化硅层110的折射率与介电常数。表面改质工艺例如是以含氧气体对氮氧化硅层110的表面进行一等离子体工艺。
特别是,氮氧化硅层110可减少底下的反射材质(金属硬掩模层108)的反射光,因此有助于光刻工艺的进行。
然后,请参照图1B,直接移除未被图案化光致抗蚀剂层114覆盖住的底部抗反射层112、氮氧化硅层110与金属硬掩模层108,至暴露出部分介电层106的表面。更详细而言,上述直接移除未被图案化光致抗蚀剂层114覆盖住的底部抗反射层112、氮氧化硅层110与金属硬掩模层108的方法是进行一次蚀刻工艺即完成,亦即是仅进行单一蚀刻步骤。
然后,请参照图1C,移除图案化光致抗蚀剂层114与底部抗反射层112,其移除方法例如是进行一蚀刻工艺。之后,以氮氧化硅层110与金属硬掩模层108为掩模,移除部分的介电层106与部分的阻障层104,以形成暴露出导线102的表面的镶嵌开口116。上述,移除部分介电层106与部分阻障层104的方法例如是,先移除未被氮氧化硅层110与金属硬掩模层108覆盖住的介电层106,其移除方法例如是进行一蚀刻工艺。之后,再移除暴露的阻障层104,其移除方法例如是进行一蚀刻工艺。
随后,请参照图1D,于镶嵌开口116中填入导体层118,并配合化学机械抛光(CMP)法磨去多余的金属,以形成单镶嵌结构。导体层118的材料例如是金属材料或多晶硅。
值得一提的是,本发明在介电层中定义出开口的步骤之前,只需单一蚀刻步骤,即可在硬掩模层中定义出开口图案,因此能够简化工艺步骤,以及可节省工艺时间。
以下,说明利用本发明的方法所形成的单镶嵌结构。其中,所有构件的材料,已于上述实施例中说明,故于此不再赘述。
请再次参照图1D,单镶嵌结构包括,基底100、阻障层104、介电层106、金属硬掩模层108、氮氧化硅层110以及导体层118。其中,基底100中配置有导线102。阻障层104位于基底100上。介电层106位于阻障层104上。金属硬掩模层108位于介电层106上。氮氧化硅层110位于金属硬掩模层108上。其中,氮氧化硅层110、金属硬掩模层108、介电层106与阻障层104中具有暴露部分导线102的表面的镶嵌开口116。导体层118配置于镶嵌开口116中。
在一实施例中,本发明的单镶嵌结构还可包括有一氧化硅层(未绘示),其配置于氮氧化硅层110上。
在另一实施例中,本发明的单镶嵌结构还可包括有一氧化层(未绘示),其配置于氮氧化硅层110上,且此氧化层是以利用进行一等离子体工艺,对氮氧化硅层110表面进行改质所形成的。上述的氧化硅层与氧化层的作用为可维持氮氧化硅层110的折射率与介电常数,使其不会随时间改变。
图2A至图2G为依照本发明一实施例所绘示的双镶嵌开口的形成方法的流程剖面示意图。在图2A至图2G中省略与图1A至图1D的相同构件的说明,且以相同标号表示。
首先,请参照图2A,提供一基底100。基底100中已形成有导线102,金属102的材料例如是铜。
接着,请继续参照图2A,于基底100上依序形成阻障层104、介电层106、金属硬掩模层108、氮氧化硅层110、底部抗反射层112以及图案化光致抗蚀剂层114。
在一实施例中,在氮氧化硅层110形成之后,以及底部抗反射层112形成之前,还可以于氮氧化硅层110上形成一层氧化硅层(未绘示),以使氮氧化硅层110的折射率与介电常数不会随着时间而有变化。
在另一实施例中,在氮氧化硅层110形成之后,以及底部抗反射层112形成之前,还可以对氮氧化硅层110进行表面改质工艺,以于氮氧化硅层110上形成一氧化层(未绘示),以维持氮氧化硅层110的折射率与介电常数。表面改质工艺例如是以含氧气体对氮氧化硅层110的表面进行一等离子体工艺。
接着,请参照图2B,直接移除未被图案化光致抗蚀剂层114覆盖住的底部抗反射层112、氮氧化硅层110以及金属硬掩模层108,以形成暴露出部分介电层106表面的沟渠120。
同样地,氮氧化硅层110与金属硬掩模层108可以用同一蚀刻条件移除,不需如现有技术中因金属硬掩模层与其上的膜层的材料特性不同,而需以两种不同蚀刻工艺条件移除。因此可以简化工艺步骤,以节省时间,进而可提高产能。
然后,请参照图2C,移除图案化光致抗蚀剂层114与底部抗反射层112。之后,于基底100上方形成一图案化光致抗蚀剂层122,覆盖住氮氧化硅层110以及部分的介电层106。此图案化光致抗蚀剂层122中具有一开口图案123。
在一实施例中,还可在图案化光致抗蚀剂层122形成之前,于基底100上方形成一层底部抗反射层(未绘示),覆盖住氮氧化硅层110以及介电层106。
然后,请参照图2D。以图案化光致抗蚀剂层122为掩模,移除部分的介电层106,以于介电层106中形成开口124。
然后,请参照图2E,移除图案化光致抗蚀剂层122。移除图案化光致抗蚀剂层122的方法例如是进行一蚀刻工艺。
随后,请参照图2F,以氮氧化硅层110与金属硬掩模层108为掩模,移除部分的介电层106与部分的阻障层104,至暴露出导线102表面,以形成沟渠121以及开口125。而沟渠121以及开口125是作为双镶嵌开口126。
之后,请参照图2G,于双镶嵌开口126中填入导体层128,并配合化学机械抛光磨去多余的金属,以分别于沟渠121中形成导线,以及于开口125中形成插塞,而导线与插塞构成一双镶嵌结构。导体层128的材料例如是金属材料或多晶硅。
以下,说明利用本发明的方法所形成的双镶嵌结构。其中,所有构件的材料,已于上述实施例中说明,故于此不再赘述。
请再次参照图2G,双镶嵌结构主要包括:基底100、阻障层104、介电层106、金属硬掩模层108、氮氧化硅层110与导体层128。其中,基底100中配置有导线102。阻障层104位于基底100上。介电层106位于阻障层104上。金属硬掩模层108位于介电层106上。氮氧化硅层110位于金属硬掩模层108上。其中,氮氧化硅层110、金属硬掩模层108与介电层106中具有暴露部分导线102的表面的双镶嵌开口126。导体层128配置于双镶嵌开口126中。
在一实施例中,本发明的双镶嵌结构还可包括有一氧化硅层(未绘示),其配置于氮氧化硅层110上。
在另一实施例中,本发明的双镶嵌结构还可包括有一氧化层(未绘示),其配置于氮氧化硅层110上,且此氧化层是以利用进行一等离子体工艺,对氮氧化硅层110表面进行改质所形成的。上述的氧化硅层与氧化层的作用为可维持氮氧化硅层110的折射率与介电常数,使其不会随时间改变。
综上所述,本发明在介电层中定义出沟渠(或开口)的步骤之前,只需单一蚀刻步骤,即可在硬掩模层中定义出沟渠(或开口)图案。因此,本发明的方法与结构能够简化工艺步骤,且可节省工艺时间。另一方面,氮氧化硅层还可以吸收来自金属硬掩模层的反射光,而有助于光刻工艺的进行。
虽然本发明已以优选实施例揭露如上,然其并非用以限定本发明,任何本领域技术人员,在不脱离本发明的精神和范围的前提下,可作些许的更动与润饰,因此本发明的保护范围当视所附权利要求所界定者为准。

Claims (27)

1.一种单镶嵌开口的形成方法,包括:
提供基底,该基底中已形成有导线;
于该基底上依序形成阻障层、介电层、金属硬掩模层、氮氧化硅层、底部抗反射层以及图案化光致抗蚀剂层;
直接移除未被该图案化光致抗蚀剂层覆盖住的该底部抗反射层、该氮氧化硅层以及该金属硬掩模层,至暴露出部分该介电层表面;
移除该图案化光致抗蚀剂层以及该底部抗反射层;以及
以该氮氧化硅层与该金属硬掩模层为掩模,移除部分的该介电层以及部分的该阻障层,以形成暴露出该导线的表面的镶嵌开口。
2.如权利要求1所述的单镶嵌开口的形成方法,其中于形成该氮氧化硅层之后,以及于形成该底部抗反射层之前,还包括:于该氮氧化硅层上形成氧化硅层。
3.如权利要求1所述的单镶嵌开口的形成方法,其中于形成该氮氧化硅层之后,以及形成该底部抗反射层之前,还包括:对该氮氧化硅层进行表面改质工艺,以于该氮氧化硅层上形成氧化层。
4.如权利要求3所述的单镶嵌开口的形成方法,其中该表面改质工艺包括以含氧气体进行等离子体工艺。
5.如权利要求1所述的单镶嵌开口的形成方法,其中该金属硬掩模层的材料包括钽、氮化钽、钛、氮化钛、钨或氮化钨。
6.如权利要求1所述的单镶嵌开口的形成方法,其中该介电层的材料包括低介电常数材料。
7.如权利要求1所述的单镶嵌开口的形成方法,其中该导线的材料包括铜。
8.一种单镶嵌结构,包括:
基底,该基底中配置有导线;
阻障层,位于该基底上;
介电层,位于该阻障层上;
金属硬掩模层,位于该介电层上;
氮氧化硅层,位于该金属硬掩模层上,
其中该氮氧化硅层、该金属硬掩模层、该介电层以及该阻障层中具有暴露部分该导线的表面的镶嵌开口;以及
导体层,配置于该镶嵌开口中。
9.如权利要求8所述的单镶嵌结构,还包括氧化硅层,配置于该氮氧化硅层上。
10.如权利要求8所述的单镶嵌结构,还包括氧化层,配置于该氮氧化硅层上。
11.如权利要求8所述的单镶嵌结构,其中该介电层的材料包括低介电常数材料。
12.如权利要求8所述的单镶嵌结构,其中该金属硬掩模层的材料包括钽、氮化钽、钛、氮化钛、钨或氮化钨。
13.如权利要求8所述的单镶嵌结构,其中该导线的材料包括铜。
14.一种双镶嵌开口的形成方法,包括:
提供基底,该基底中已形成有导线;
于该基底上依序形成阻障层、介电层、金属硬掩模层、氮氧化硅层、第一底部抗反射层与第一图案化光致抗蚀剂层;
直接移除未被该第一图案化光致抗蚀剂层覆盖住的该第一底部抗反射层、该氮氧化硅层以及该金属硬掩模层,以形成暴露出部分该介电层表面的第一开口;
移除该第一图案化光致抗蚀剂层以及该第一底部抗反射层;
于该基底上方形成第二图案化光致抗蚀剂层,覆盖该氮氧化硅层以及部分该介电层;
以该第二图案化光致抗蚀剂层为掩模,移除部分的该介电层,以于该介电层中形成第二开口;
移除该第二图案化光致抗蚀剂层;以及
以该氮氧化硅层与该金属硬掩模层为掩模,移除部分的该介电层与部分的该阻障层,以形成暴露出该导线表面的双镶嵌开口。
15.如权利要求14所述的双镶嵌开口的形成方法,其中于形成该氮氧化硅层之后,以及于形成该第一底部抗反射层之前,还包括:于该氮氧化硅层上形成氧化硅层。
16.如权利要求14所述的双镶嵌开口的形成方法,其中于形成该氮氧化硅层之后,以及于形成该第一底部抗反射层之前,还包括:对该氮氧化硅层进行表面改质工艺,以于该氮氧化硅层上形成氧化层。
17.如权利要求16所述的双镶嵌开口的形成方法,其中该表面改质工艺包括以含氧气体进行等离子体工艺。
18.如权利要求14所述的双镶嵌开口的形成方法,其中于该第二图案化光致抗蚀剂层形成之前,还包括:于该基底上方形成第二底部抗反射层,填满该第一开口,且覆盖该氮氧化硅层。
19.如权利要求14所述的双镶嵌开口的形成方法,其中该金属硬掩模层的材料包括钽、氮化钽、钛、氮化钛、钨或氮化钨。
20.如权利要求14所述的双镶嵌开口的形成方法,其中该介电层的材料包括低介电常数材料。
21.如权利要求14所述的双镶嵌开口的形成方法,其中该导线的材料包括铜。
22.一种双镶嵌结构,包括:
基底,该基底中配置有导线;
阻障层,位于该基底上;
介电层,位于该阻障层上;
金属硬掩模层,位于该介电层上;以及
氮氧化硅层,位于该金属硬掩模层上,
其中该氮氧化硅层、该金属硬掩模层、该介电层以及该阻障层中具有暴露部分该导线的表面的双镶嵌开口;以及
导体层,配置于该双镶嵌开口中。
23.如权利要求22所述的双镶嵌结构,其中还包括氧化硅层,配置于该氮氧化硅层上。
24.如权利要求22所述的双镶嵌结构,其中还包括氧化层,配置于该氮氧化硅层上。
25.如权利要求22所述的双镶嵌结构,其中该介电层的材料包括低介电常数材料。
26.如权利要求22所述的双镶嵌结构,其中该金属硬掩模层的材料包括钽、氮化钽、钛、氮化钛、钨或氮化钨。
27.如权利要求22所述的双镶嵌结构,其中该导线的材料包括铜。
CNB2006101030955A 2006-07-10 2006-07-10 单镶嵌结构与双镶嵌结构及其开口的形成方法 Active CN100536107C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2006101030955A CN100536107C (zh) 2006-07-10 2006-07-10 单镶嵌结构与双镶嵌结构及其开口的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2006101030955A CN100536107C (zh) 2006-07-10 2006-07-10 单镶嵌结构与双镶嵌结构及其开口的形成方法

Publications (2)

Publication Number Publication Date
CN101106101A true CN101106101A (zh) 2008-01-16
CN100536107C CN100536107C (zh) 2009-09-02

Family

ID=38999920

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101030955A Active CN100536107C (zh) 2006-07-10 2006-07-10 单镶嵌结构与双镶嵌结构及其开口的形成方法

Country Status (1)

Country Link
CN (1) CN100536107C (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315163A (zh) * 2011-09-28 2012-01-11 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
CN102820254A (zh) * 2011-06-07 2012-12-12 联华电子股份有限公司 半导体集成电路的制作方法
CN101937868B (zh) * 2009-06-30 2013-02-13 上海华虹Nec电子有限公司 集成电路中通孔的制作方法
CN102054753B (zh) * 2009-11-10 2013-03-13 中芯国际集成电路制造(上海)有限公司 双镶嵌结构的制造方法
CN104008996A (zh) * 2013-02-27 2014-08-27 格罗方德半导体公司 于金属接触和互连件间具覆盖层的集成电路及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW580756B (en) * 2003-01-07 2004-03-21 United Microelectronics Corp Dual damascene process

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937868B (zh) * 2009-06-30 2013-02-13 上海华虹Nec电子有限公司 集成电路中通孔的制作方法
CN102054753B (zh) * 2009-11-10 2013-03-13 中芯国际集成电路制造(上海)有限公司 双镶嵌结构的制造方法
CN102820254A (zh) * 2011-06-07 2012-12-12 联华电子股份有限公司 半导体集成电路的制作方法
CN102820254B (zh) * 2011-06-07 2017-03-01 联华电子股份有限公司 半导体集成电路的制作方法
CN102315163A (zh) * 2011-09-28 2012-01-11 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
CN104008996A (zh) * 2013-02-27 2014-08-27 格罗方德半导体公司 于金属接触和互连件间具覆盖层的集成电路及其制造方法

Also Published As

Publication number Publication date
CN100536107C (zh) 2009-09-02

Similar Documents

Publication Publication Date Title
US9330974B2 (en) Through level vias and methods of formation thereof
EP1538665B1 (en) Method of forming a dual damascene metal interconnection
CN101366116B (zh) 制造厚布线结构的双镶嵌工艺
US7545045B2 (en) Dummy via for reducing proximity effect and method of using the same
US7550377B2 (en) Method for fabricating single-damascene structure, dual damascene structure, and opening thereof
TWI567870B (zh) 內連接結構及其製造方法
US6153504A (en) Method of using a silicon oxynitride ARC for final metal layer
US9396988B2 (en) Methods for fabricating semiconductor devices using liner layers to avoid damage to underlying patterns
JP2003318258A (ja) 低誘電率絶縁膜を利用したデュアルダマシン配線の形成方法
US20020187627A1 (en) Method of fabricating a dual damascene structure
KR20010072034A (ko) 집적회로에 있어서 배선구조 형성방법
US8993436B2 (en) Method for fabricating semiconductor device that includes forming passivation film along side wall of via hole
CN101138072A (zh) 具有沟道内铜漂移阻挡层的单掩膜mim电容器和电阻器
KR20000048235A (ko) 집적 회로를 응용한 구리 상감 상호 접속 프로세스에서구리 화학적-기계적 연마를 최적화하기 위한 방법
CN100536107C (zh) 单镶嵌结构与双镶嵌结构及其开口的形成方法
CN100561706C (zh) 双镶嵌结构的形成方法
US20200161180A1 (en) Tall trenches for via chamferless and self forming barrier
US20070049012A1 (en) Dual damascene structure and fabrication thereof
US20070249165A1 (en) Dual damascene process
US7087350B2 (en) Method for combining via patterns into a single mask
KR100698495B1 (ko) 감소된 신호 처리 시간을 갖는 반도체 디바이스 및 그제조 방법
CN103515308B (zh) 铜内连结构及其制造方法
CN102013410A (zh) 电感元件及其形成方法
CN101996927A (zh) 多层互连结构及其形成方法
CN1173395C (zh) 以覆盖层制造铜内连线的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant