CN102386129A

CN102386129A - 同时制备垂直导通孔和第一层再布线层的方法

Info

Publication number: CN102386129A
Application number: CN2011102331861A
Authority: CN
Inventors: 宋崇申
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-08-15
Filing date: 2011-08-15
Publication date: 2012-03-21
Also published as: WO2013023456A1

Abstract

本发明公开了一种同时制备垂直导通孔和第一层再布线层的方法，包括：在半导体衬底表面制作介质层；对所述介质层进行图形化刻蚀；对所述图形化刻蚀掉所述介质层而没有所述介质层覆盖区域的半导体衬底进行图形化刻蚀，以在所述半导体衬底上的形成孔或槽结构；在所述半导体衬底表面沉积绝缘层；实施导电材料填充工艺，使导电材料填充所述半导体衬底上的孔或槽结构；对所述半导体衬底进行平坦化处理，同时获得垂直导通孔和第一层再布线层。使用本发明提供的方法能够缩减工艺步骤、降低工艺成本，并提供工艺优化的更多自由度，保证最终产品的性能。

Description

同时制备垂直导通孔和第一层再布线层的方法

技术领域

本发明涉及半导体制造、微电子封装和三维集成技术领域，特别是涉及一种同时制备垂直导通孔和第一层再布线层的方法。

背景技术

垂直导通孔是一种嵌入在半导体衬底内部的导电通道，通过减薄半导体衬底将其背端露出，可以构成贯穿半导体芯片的电连接，将信号从半导体芯片的一面传导至半导体芯片的另一面，并通过结合芯片堆叠技术，实现多层半导体芯片的三维集成。与传统的引线键合技术相比，使用垂直导通孔可以有效缩短芯片间互连线的长度，从而提高电子***的信号传输性能和工作频率，是未来半导体技术发展的重要方向。为了充分发挥垂直导通孔的互连自由度以及整个半导体芯片的可靠性，垂直导通孔需要与再布线层（Re-Distribution Layer, RDL）结合使用，再布线层实现芯片连接位置的优化。从产业化角度来说，如何降低垂直导通孔与再布线层的总体制造成本，并确保制造成品率，对实现多个半导体芯片的三维集成至关重要。

目前国际上存在多种工艺方案实现垂直导通孔和再布线层的加工，一般来说，这些方案都是首先完成垂直导通孔的制造，这包括深孔刻蚀、侧壁绝缘、导电材料填充、表面平坦化等几个关键步骤，在这些步骤完成之后再进行再布线层的加工。为详细说明这类加工方式，下面介绍两个典型实例。

作为第一个典型实例，比利时IMEC在文献【A. Jourdain, S. Stoukatch, P. De Moor, et al., “Simultanneous Cu-Cu and Compliant Dielectric Bonding for 3D Stacking of ICs”, Proc. 2007 IEEE International Interconnects Technology Conference, pp. 207-209】和文献【G. Katti, A. Mercha, J. Van Olmen, et al., “3D Stacked ICs using Cu TSVs and Die to Wafer Hybrid Collective bonding”, Proc. 2009 IEEE International Electron Devices Meeting, pp. 357-360】中提出的技术方案为：在有源半导体衬底上完成器件制造之后，进行深孔刻蚀、侧壁绝缘、金属填充及化学机械抛光（CMP）工艺，获得垂直导通孔，之后再进行再布线层的加工。最终通过减薄，使垂直导通孔从半导体衬底背部露出，并借助堆叠键合技术，实现与下层芯片的电学连接和机械连接。在这一集成方式下，垂直导通孔制造及第一层再布线层加工共需2次光刻，2次金属化，和2次化学机械抛光步骤。

作为第二个典型实例，新加坡微电子研究院（Institute of Microelectronics, IME）在文献【V. S. Rao, H. S. Wee, Lee W. S. Vincent, et al., “TSV Interposer Fabrication for 3D IC Packaging”, Proc. 2009 Electronics Packaging Technology Conference, pp. 431-437】提出的集成方案为：在无源半导体衬底上首先进行深孔刻蚀、侧壁绝缘、金属填充及化学机械抛光加工，获得垂直导通孔，然后再进行再布线层的制造，而且在制作第一层再布线层之前，首先在化学机械抛光之后的表面沉积一层氮化硅介质层，经由微孔刻蚀及第二次金属化，获得第一层再布线层加工并实现其与垂直导通孔的连接。在这一集成方式下，垂直导通孔制造及第一层再布线层加工共需3次光刻，2次金属化，和至少1次化学机械抛光步骤。

现有技术存在如下几个缺陷：

（1）由于垂直导通孔最终需要穿透整个半导体芯片衬底，其分布及密度存在很大限制，一般其开口面积不及整个芯片面积的5%，在这种情况下，进行金属填充后的化学机械抛光，存在很大的负载效应问题，往往难以获得很好的均匀性，而且优化过程存在很大限制；

（2）垂直导通孔填充后的化学机械抛光步骤需要停止于垂直导通孔顶端，即垂直导通孔侧壁绝缘层顶部，由于机械作用，容易损伤侧壁绝缘层，影响其厚度和性能，并影响最终产品的可靠性；

（3）完成垂直导通孔所有工艺之后再进行再布线层的加工，所需工艺步骤往往较多，根据以上所述的两个实例，单纯考虑垂直导通孔制造和第一层再布线层加工，至少需要2次光刻，2次金属化，和至少1次化学机械抛光步骤，对应工艺成本较高。

发明内容

本发明为了解决现有技术方案中化学机械抛光工艺停止于垂直导通孔顶端，工艺优化困难、易损伤垂直导通孔侧壁绝缘层；垂直导通孔制造和第一层再布线层加工所需的整体工艺步骤多、工艺成本高等问题，提出一种同时制备垂直导通孔和第一层再布线层的方法。

根据本发明的一个方面，提供一种同时制备垂直导通孔和第一层再布线层的方法，包括：

在半导体衬底表面制作介质层；

对所述介质层进行图形化刻蚀；

对已经被所述图形化刻蚀掉所述介质层的半导体衬底的区域进行图形化刻蚀，以在所述半导体衬底上的形成孔或槽结构；

在所述半导体衬底表面沉积绝缘层；

实施导电材料填充工艺，使导电材料填充所述半导体衬底上的孔或槽结构；

对所述半导体衬底进行平坦化处理，同时获得垂直导通孔和第一层再布线层。

进一步地，所述半导体衬底材料为硅、锗、锗硅或砷化镓。

进一步地，所述介质层为氧化硅、氮化硅、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、有机聚合物中的一种或多种组合。

进一步地，所述制作介质层的方法为热氧化、化学汽相沉积（CVD）、旋涂烘烤中的一种或多种组合。

进一步地，所述在半导体衬底表面沉积的绝缘层为氧化硅、氮化硅、有机聚合物中的一种或多种组合。

进一步地，所述在半导体衬底表面沉积绝缘层的方法为化学汽相沉积（CVD）。

进一步地，所述实施导电填充工艺时所用的导电材料为金属铜。

进一步地，所述实施导电填充工艺时所用的方式为电镀。

本发明提供的同时制备垂直导通孔和第一层再布线层的方法一方面化学机械抛光工艺停止于第一层再布线层顶部，可以通过优化第一层再布线层的分布获得优化且不会损伤垂直导通孔的侧壁绝缘层；另一方面可以减少垂直导通孔制造和第一层再布线层加工所需的总体工艺步骤、降低工艺成本。

附图说明

图1为本发明实施例提供的一种同时制备垂直导通孔和第一层再布线层的方法的流程图；

图2为本发明实施例提供的一种同时制备垂直导通孔和第一层再布线层的方法在半导体衬底表面制作介质层之后的剖面结构示意图；

图3为本发明实施例提供的一种同时制备垂直导通孔和第一层再布线层的方法在对所述介质层进行图形化刻蚀之后的剖面结构示意图；

图4为本发明实施例提供的一种同时制备垂直导通孔和第一层再布线层的方法在对没有被所述介质层覆盖区域的所述半导体衬底进行图形化刻蚀之后的剖面结构示意图；

图5为本发明实施例提供的一种同时制备垂直导通孔和第一层再布线层的方法在所述半导体衬底表面沉积绝缘层之后的剖面结构示意图；

图6为本发明实施例提供的一种同时制备垂直导通孔和第一层再布线层的方法在实施导电材料填充工艺之后的剖面结构示意图；

图7为本发明实施例提供的一种同时制备垂直导通孔和第一层再布线层的方法在对所述半导体衬底表面进行平坦化处理之后的剖面结构示意图。

具体实施方式

如图1所示，本发明实施例提供的同时制备垂直导通孔和第一层再布线层的方法包括以下步骤：

步骤101、在半导体衬底表面制作介质层；

步骤102、对介质层进行图形化刻蚀；

步骤103、对已经被所述图形化刻蚀掉所述介质层的半导体衬底进行图形化刻蚀，以在所述半导体衬底上的形成孔或槽结构；

步骤104、在半导体衬底表面沉积绝缘层；

步骤105、实施导电材料填充工艺，使导电材料填充所述半导体衬底上的孔或槽结构；

步骤106、对半导体衬底进行平坦化处理，同时获得垂直导通孔和第一层再布线层。

下面结合图2-图7对本发明实施例提供的同时制备垂直导通孔和第一层再布线层的方法进行具体说明。

第一步，如图2所示，在半导体衬底1表面制作介质层2。

半导体衬底的材料可以是硅、锗、锗硅或砷化镓；介质层可以是氧化硅、氮化硅、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、有机聚合物中的一种或多种组合；制作介质层的方法可以是热氧化、化学汽相沉积（CVD）、旋涂烘烤中的一种或多种组合。

作为一个具体实施例，可以使用硅作为半导体衬底材料，使用化学汽相沉积工艺制作的氧化硅作为介质层材料。

第二步，如图3所示，对介质层2进行图形化刻蚀。

图形化刻蚀可以选择湿法腐蚀、干法刻蚀或者光敏材料直接曝光显影的方式。具体的，如果选用的介质层材料为化学汽相沉积工艺制作的氧化硅，采用反应离子刻蚀（Reactive Ion Etching, RIE）的方式，以获得更好的线条定义。所用掩膜图形对应第一层再布线层的线条图形，更具体的，最终要将需要制作第一层再布线层的区域的介质层2刻蚀去除干净。

第三步，如图4所示，对已经被所述图形化刻蚀掉所述介质层的半导体衬底的区域（即原来覆盖在半导体衬底1上的介质层2被图形化刻蚀掉）进行图形化刻蚀，以在半导体衬底1上获得孔或槽结构。

本次刻蚀在没有介质层2覆盖的区域进行，直接刻蚀半导体衬底1，由于是单一材料刻蚀，这种刻蚀可以很好地控制刻蚀剖面形状，有利于后续的填充工艺。本次刻蚀的图形与要制造的垂直导通孔的形状和分布相同。

更具体的，在衬底材料是硅的情况下，优选深反应离子刻蚀（Deep Reactive Ion Etching, DRIE）的方式，这种方式可以获得深宽比较大的孔或槽结构，有助于获得陡直的垂直导通孔。

第四步，如图5所示，在半导体衬底1表面沉积绝缘层3。

绝缘层可以是氧化硅、氮化硅、有机聚合物中的一种或多种组合。沉积绝缘层的方法优选化学汽相沉积的方法，以在低温下获得高深宽比结构的侧壁连续覆盖。本步骤完成之后，绝缘层覆盖半导体衬底上的孔或槽结构，以及所述介质层2，如图5所示。

第五步，如图6所示，实施导电材料填充工艺，使导电材料4填充半导体衬底上的孔或槽结构。

优选的导电材料为金属铜，优选的填充方式为电镀，电镀铜工艺是一种比较成熟的工艺，可以在深宽比较大的结构中实现比较好的填充效果。在电镀填充工艺之前，需要首先在所述绝缘层表面制作扩散阻挡层以及电镀种子层，阻挡铜离子向绝缘层扩散，并提供电镀工艺的籽晶层。

第六步，如图7所示，对半导体衬底进行平坦化处理，同时获得垂直导通孔和第一层再布线层。

平坦化处理使用化学机械抛光、电化学抛光或电化学机械抛光的方式，平坦化操作将半导体衬底表面多余的导电材料4去除，最终在半导体衬底上的介质层开口位置及深孔位置保留导电材料4（分别对应在第一层再布线层和垂直导通孔）。

应用本发明提供的同时制备垂直导通孔和第一层再布线层的方法，一方面化学机械抛光工艺停止于第一层再布线层顶部，可以通过优化第一层再布线层的分布获得优化且不会损伤垂直导通孔的侧壁绝缘层；另一方面可以减少垂直导通孔制造和第一层再布线层加工所需的总体工艺步骤、降低工艺成本。使用本发明提供的方法能够缩减工艺步骤、降低工艺成本，并提供工艺优化的更多自由度，保证最终产品的性能。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种同时制备垂直导通孔和第一层再布线层的方法，包括：

在半导体衬底表面制作介质层；

对所述介质层进行图形化刻蚀；

在所述半导体衬底表面沉积绝缘层；

2.根据权利要求1所述的方法，其特征在于：

所述半导体衬底材料为硅、锗、锗硅或砷化镓。

3.根据权利要求1所述的方法，其特征在于：

所述介质层为氧化硅、氮化硅、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、有机聚合物中的一种或多种组合。

4.根据权利要求1所述的方法，其特征在于：

所述制作介质层的方法为热氧化、化学汽相沉积、旋涂烘烤中的一种或多种组合。

5.根据权利要求1所述的方法，其特征在于：

所述在半导体衬底表面沉积的绝缘层为氧化硅、氮化硅、有机聚合物中的一种或多种组合。

6.根据权利要求1所述的方法，其特征在于：

所述在半导体衬底表面沉积绝缘层的方法为化学汽相沉积。

7.根据权利要求1所述的方法，其特征在于：

所述实施导电填充工艺时所用的导电材料为金属铜。

8.根据权利要求1所述的方法，其特征在于：

所述实施导电填充工艺时所用的方式为电镀。

9.根据权利要求1-8任一项所述的方法，其特征在于，在所述实施导电材料填充工艺之前还包括：

在所述绝缘层表面制作扩散阻挡层以及电镀种子层。