CN117410256A - Tsv结构及其形成方法 - Google Patents

Abstract

一种TSV结构及其形成方法，方法包括：以硬掩膜层为掩膜，形成贯穿掩膜开口下方的第二复合介电层、第二基底以及第一复合介电层的贯穿通孔，贯穿通孔的底部暴露出互连层；在贯穿通孔的底部和侧壁、掩膜开口的侧壁以及硬掩膜层上形成种子层；在位于硬掩膜层的顶部和掩膜开口的顶部拐角处的种子层上形成绝缘层，绝缘层露出位于贯穿通孔侧壁和底部的种子层；在绝缘层露出的种子层上形成填充贯穿通孔的通孔互连结构；去除高于通孔互连结构顶部的硬掩膜层、绝缘层和种子层。本发明实施例有利于提高通孔的剖面形貌质量以及提升了TSV结构的性能和器件良率。

Description

TSV结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种TSV结构及其形成方法。

背景技术

TSV(Through-Silicon Vias，硅通孔互连结构)技术是三维电子封装(3DIC)技术的核心。每个晶圆的正反两面都可以制作电路。3D IC技术能够大幅缩短晶圆和晶圆之间的互连距离，突破芯片二维平面的限制，从而使单位面积内晶体管的数量大幅增加，极大地提高芯片的集成度。

TSV技术正试图取代工艺成熟、高良率、低成本的引线键合技术。相比于引线键合技术，TSV可以提供芯片到芯片的最短互连、最小焊盘尺寸与节距。从而可以实现更好的电性能、更低的功耗、更宽的数据位宽、更高的互联密度、更小的质量和体积。结合晶圆与晶圆级别的键合，可以达到更低的成本。

但是，目前形成通孔互连结构仍具有较大的挑战。

发明内容

本发明实施例解决的问题是提供一种TSV结构及其形成方法，提高通孔的剖面形貌质量以及提升了TSV结构的性能和器件良率。

为解决上述问题，本发明实施例提供一种TSV结构，包括：第一基底，所述第一基底包括互连层和器件结构；第一复合介电层，位于所述第一基底上，所述第一复合介电层覆盖所述互连层；第二基底，位于所述第一复合介电层上；第二复合介电层，位于所述第二基底上；贯穿通孔，贯穿所述第二复合介电层、第二基底和第一复合介电层，且暴露所述第一基底中的互连层表面；种子层，位于所述贯穿通孔的侧壁和底部上；通孔互连结构，填入所述贯穿通孔中。

相应的，本发明实施例还提供一种TSV结构的形成方法，包括：提供沿垂直方向上依次堆叠的第一基底、第一复合介电层、第二基底以及第二复合介电层，所述第一基底中包括互连层和器件结构，所述第一复合介电层覆盖所述互连层；在所述第二复合介电层上形成硬掩膜层，所述硬掩膜层中形成有位于所述互连层上方的掩膜开口；以所述硬掩膜层为掩膜，形成贯穿掩膜开口下方的第二复合介电层、第二基底以及第一复合介电层的贯穿通孔，所述贯穿通孔的底部暴露出所述互连层；在所述贯穿通孔的底部和侧壁、掩膜开口的侧壁以及硬掩膜层上形成种子层；在位于所述硬掩膜层的顶部和所述掩膜开口的顶部拐角处的种子层上形成绝缘层，所述绝缘层露出位于所述贯穿通孔侧壁和底部的种子层；在所述绝缘层露出的种子层上形成填充所述贯穿通孔的通孔互连结构；去除高于所述通孔互连结构顶部的硬掩膜层、绝缘层和种子层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的TSV结构的形成方法中，在形成所述贯穿通孔后，还在位于所述硬掩膜层的顶部和所述掩膜开口的顶部拐角处的种子层上形成绝缘层，且所述绝缘层露出位于所述贯穿通孔侧壁和底部的种子层，在形成通孔互连结构的步骤中，所述通孔互连结构仅形成在所述贯穿通孔内的种子层上，而未形成在绝缘层上，相应后续仅需去除高于通孔互连结构顶部的硬掩膜层、绝缘层和种子层，而无需去除部分厚度的通孔互连结构，从而易于通过调整去除高于通孔互连结构顶部的硬掩膜层、绝缘层和种子层的工艺，实现对硬掩膜层的高去除速率，即使硬掩膜层较厚，去除高于所述通孔互连结构顶部的硬掩膜层和种子层的工艺难度也较低；相应的，在形成硬掩膜层的步骤中，能够通过增大硬掩膜层厚度的方式，以防止位于贯穿通孔顶部边缘的第二复合介电层在形成所述贯穿通孔的过程中受损，相应有利于防止所述贯穿通孔顶部的尺寸扩大、以及防止对第二基底内的器件结构造成损伤，进而提高所述贯穿通孔的剖面形貌质量以及提升了TSV结构的性能和器件良率。

附图说明

图1至图6是一种TSV结构的形成方法中各步骤对应的结构示意图；

图7是本发明TSV结构一实施例的结构示意图；

图8至图13是本发明TSV结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前形成通孔互连结构仍具有较大的挑战。现结合一种TSV结构的形成方法，分析形成通孔互连结构仍具有较大挑战的原因。图1至图6是一种TSV结构的形成方法中各步骤对应的结构示意图。

如图1所示，提供沿垂直方向上依次堆叠的第一基底1、第一介电层3、第二基底2、以及第二介电层4，第一基底1中形成有互连层(图未示)，第一介电层3位于互连层上。

如图2至图5所示，在第二介电层4上形成硬掩膜层5，硬掩膜层5中形成有位于互连层上方的掩膜开口6；以硬掩膜层5为掩膜，依次刻蚀掩膜开口6露出的第二介电层4、第二基底2、以及第一介电层3，形成贯穿第一介电层3、第二基底2和第二介电层4的通孔8，通孔暴露出互连层。

具体地，形成通孔的步骤包括：如图2所示，以硬掩膜层5为掩膜，依次刻蚀掩膜开口6露出的第二介电层4和第二基底2，形成初始孔洞7；如图3至图5所示，刻蚀初始孔洞7底部的第一介电层3，形成通孔8。

在半导体领域中，通常采用离子刻蚀工艺，依次刻蚀掩膜开口6露出的第二介电层4、第二基底2、以及第一介电层3，以形成通孔8。如图3至图5所示，刻蚀初始孔洞7底部的第一介电层3的步骤通常包括一次或多次的刻蚀处理的循环，每次刻蚀处理包括：如图3所示：在硬掩膜层5顶部上形成保护层9；如图4所示，在形成保护层9后，刻蚀初始孔洞7底部的第一介电层3。

经研究发现，如图2所示，在第二基底2刻蚀结束后，由于离子的轰击，初始孔洞7的边缘附近会出现起伏不平(如图2中的虚线圈所示)，即在硬掩膜层6靠近初始孔洞7的边缘形成突出的尖角形貌。

相应的，如图3至图5所示，在刻蚀初始孔洞7底部的第一介电层3的步骤的过程中，如图3所示，在形成保护层9的步骤中，保护层9难以覆盖住硬掩膜层5边缘突出的尖角形貌；如图4所示，在刻蚀第一介电层3的过程中，硬掩膜层5边缘突出的尖角部分会优先被刻蚀掉，容易对硬掩膜层5的顶部拐角处以及第二介电层4的边缘进行刻蚀，进而导致通孔8的顶部出现喇叭口形貌(如图5中虚线圈所示)。

一方面，喇叭口部分和通孔8底部部分的垂直形貌差异较大，后续在通孔8内填充通孔互连结构的步骤中，容易在通孔8顶部的喇叭口处形成空洞(void)等缺陷，进而导致封装结构的电学性能降低。；另一方面喇叭口会导致相邻通孔8之间的距离减小，容易增加相邻通孔互连结构之间短接(Bridge)的风险；此外，喇叭口形貌延伸至第二介电层4中，容易将第二基底2的器件结构暴露在刻蚀环境中，进而容易对第二基底2的器件性能造成损害。

一种改善通孔顶部的喇叭口形貌的方法是增大硬掩膜层的厚度，以降低通孔顶部边缘的第二介电层受损的几率。

但是，如图6所示，在通孔内填充通孔互连结构81的步骤中，通孔互连结构81的材料还填充在掩膜开口内以及形成在硬掩膜层5上。因此，在通孔内填充通孔互连结构81之后，还需要采用平坦化工艺，去除高于第二介电层4顶面的硬掩膜层5和通孔互连结构81的材料。平坦化工艺对硬掩膜层5的去除速率低，难以对通孔互连结构81和硬掩膜层5实现相同或接近的去除选择比，且硬掩膜层5的厚度较大，导致难以将具有喇叭口形貌的硬掩膜层5完全去除，且还容易导致工艺制程的时间过长，不利于量产。

为了解决所述技术问题，本发明实施例提供一种TSV结构的形成方法，在形成所述贯穿通孔后，还在位于所述硬掩膜层的顶部和所述掩膜开口的顶部拐角处的种子层上形成绝缘层，且所述绝缘层露出位于所述贯穿通孔侧壁和底部的种子层，在形成通孔互连结构的步骤中，所述通孔互连结构仅形成在所述贯穿通孔内的种子层上，而未形成在绝缘层上，相应后续仅需去除高于通孔互连结构顶部的硬掩膜层、绝缘层和种子层，而无需去除部分厚度的通孔互连结构，从而易于通过调整去除高于通孔互连结构顶部的硬掩膜层、绝缘层和种子层的工艺，实现对硬掩膜层的高去除速率，即使硬掩膜层较厚，去除高于所述通孔互连结构顶部的硬掩膜层和种子层的工艺难度也较低；相应的，在形成硬掩膜层的步骤中，能够通过增大硬掩膜层厚度的方式，以防止位于贯穿通孔顶部边缘的第二复合介电层在形成所述贯穿通孔的过程中受损，相应有利于防止所述贯穿通孔顶部的尺寸扩大、以及防止对第二基底内的器件结构造成损伤，进而提高所述贯穿通孔的剖面形貌质量以及提升了TSV结构的性能和器件良率。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图7，示出了本发明TSV结构一实施例的结构示意图。

本实施例中，所述TSV结构包括：第一基底100，第一基底100中包括互连层(图未示)和器件结构；第一复合介电层110，位于第一基底100上，第一复合介电层110覆盖互连层；第二基底200，位于第一复合介电层110上；第二复合介电层120，位于第二基底200上；贯穿通孔300(结合参考图11)，贯穿第二复合介电层120、第二基底120和第一复合介电层110，且暴露出所述第一基底100中的互连层顶面；种子层210，位于所述贯穿通孔300的侧壁和底部上；通孔互连结构250，填入所述贯穿通孔300中。

第一基底100用于与第二基底200之间实现键合。

第二基底200和第一基底100沿垂直方向上堆叠，从而实现三维电子封装(3D IC)。三维电子封装中，每个基底的正反两面都可以制作电路，而且还能够大幅缩短基底和基底之间的互连距离，突破芯片二维平面的限制，从而使单位面积内晶体管的数量大幅增加，极大地提高芯片的集成度。

本实施例中，第一基底100为第一晶圆，第二基底200为第二晶圆，从而实现晶圆级的键合。第一基底100中可以形成有晶体管、电容器等器件结构，第一基底100中还可以形成有电阻结构、导电结构等功能结构。

本实施例中，第一基底100包括第一衬底(图未示)。器件结构形成在第一衬底上。本实施例中，第一衬底的材料包括硅。本实施例中，第一衬底的材料为硅。在其他实施例中，第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，第一衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

第一基底100包括互连层，互连层用于实现第一基底100中的器件结构与外部电路或其他互连结构之间的电连接。具体地，本实施例中，互连层用于与通孔互连结构250实现电连接，进而通过通孔互连结构250与外部电路之间实现电连接。

具体地，第一基底100还包括位于第一衬底上的层间介质层(图未示)，层间介质层用于隔离相邻的器件结构，互连层形成在层间介质层中。层间介质层的材料为绝缘介质材料，例如：氧化硅、氮化硅和氮氧化硅中的一种或多种。

第一复合介电层110中形成有一层或多层的金属线，第一复合介电层110用于实现金属线之间的电隔离；此外，第一复合介电层110与第二基底200相接触的部分还用于实现第一基底100与第二基底200之间的键合。本实施例中，第一复合介电层110位于层间介质层上。

第一复合介电层110的材料为绝缘介电材料。作为一种示例，第一复合介电层110的材料包括低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅和氮氧化硅中的一种或多种，第一复合介电层110可以为单层或叠层结构。

本实施例中，第一复合介电层110为叠层结构，包括沿垂直方向上依次堆叠的第一子介电层111、第一介电刻蚀停止层112以及第二子介电层113。

通过在第一复合介电层110中还设置第一介电刻蚀停止层112，从而在形成贯穿通孔300的刻蚀工艺中，第一介电刻蚀停止层112能够暂时定义刻蚀停止的位置，有利于防止过刻蚀、并提高贯穿通孔300刻蚀的深度一致性。

本实施例中，第一子介电层111和第二子介电层113的材料相同，均为氧化硅。第一介电刻蚀停止层112选用与第一子介电层111以及第二子介电层113之间均具有刻蚀选择性的材料。本实施例中，第一介电刻蚀停止层112的材料为氮化硅。

本实施例中，第一复合介电层110与互连层之间还设置有底部刻蚀停止层130，底部刻蚀停止层130还位于第一复合介电层110与第一基底100之间。

在形成TSV结构的过程中，先形成第二复合介电层120、第二基底200以及第一复合介电层110的贯穿通孔300，之后在贯穿通孔300内填充通孔互连结构250。底部刻蚀停止层130用于在形成所述贯穿通孔300的步骤中，起到暂时定义刻蚀停止位置的作用，降低过刻蚀的几率、以及提高贯穿通孔300底部深度的一致性，还降低对互连层造成损伤的几率。

底部刻蚀停止层130选用与第一子介电层111以及第一基底100之间均具有刻蚀选择性的材料。作为一种示例，底部刻蚀停止层130的材料为氮化硅。

第二基底200用于与第一基底100之间实现键合。本实施例中，第二基底200为第二晶圆，以与第一晶圆之间实现晶圆级的键合。

第二基底200中可以形成有晶体管、电容器等半导体器件，第二基底200中还可以形成有电阻结构、导电结构等功能结构。

本实施例中，第二基底200的材料包括硅。本实施例中，第二基底200的材料为硅。在其他实施例中，第二基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，第二基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

第二复合介电层120用于实现第二基底200中相邻器件之间的隔离，而且，第二复合介电层120中还形成有一层或多层的金属线(图未示)，第二复合介电层120用于实现金属线之间的电隔离。其中，金属线用于实现第二基底200中器件结构与外部电路之间的电连接。

第二复合介电层120的材料为绝缘介电材料。作为一种示例，第二复合介电层120的材料包括低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅和氮氧化硅中的一种或多种，第二复合介电层120可以为单层或叠层结构。

本实施例中，第二复合介电层120为叠层结构，包括沿垂直方向上依次堆叠的第三子介电层121、第二介电刻蚀停止层122以及第四子介电层123。

通过在第二复合介电层120中还设置第二介电刻蚀停止层122，从而在形成所述贯穿通孔300的刻蚀工艺中，第二介电刻蚀停止层122能够暂时定义刻蚀停止的位置，有利于防止过刻蚀，进而降低对第二基底100中的器件结构、以及第二复合介电层120中的金属线造成损伤的几率。

本实施例中，第三子介电层121和第四子介电层123的材料相同，均为氧化硅。第二介电刻蚀停止层122选用与第三子介电层121和第四子介电层123之间均具有刻蚀选择性的材料。本实施例中，第二介电刻蚀停止层122的材料为氮化硅。

贯穿通孔300用于为通孔互连结构250提供空间位置。通孔互连结构250用于实现互连层与外部电路之间的电连接，进而实现第一基底100与外部电路之间的电连接。

本实施例中，通孔互连结构250为TSV(Through-Silicon Vias，硅通孔互连结构)。具体地，通过通孔互连结构250，实现第一基底100与第二基底200之间的电连接。例如：通过再布线结构(RDL)，实现通孔互连结构250与第二基底200之间的电连接，进而实现第一基底100与第二基底200之间的电连接。

通孔互连结构250的材料为导电材料。本实施例中，通孔互连结构250的材料为铜。在其他实施例中，通孔互连结构的材料还可以为合适的导电材料。

本实施例中，通孔互连结构220的顶面高于第二复合介电层120的顶面；半导体结构还包括：硬掩膜层140，位于通孔互连结构250侧部的第二复合介电层120上，且硬掩膜层140的顶面与通孔互连结构250的顶面相齐平。

硬掩膜层140用于作为刻蚀第二复合介电层120、第二基底200以及第一复合介电层110，以形成所述贯穿通孔300的掩膜。贯穿通孔300用于为形成通孔互连结构250提供空间位置。

TSV结构中还保留有硬掩膜层140，是由于在形成TSV结构的过程中，在贯穿通孔300内形成通孔互连结构250之前，还在位于硬掩膜层140的顶部和掩膜开口的顶部拐角处的种子层210上形成绝缘层240，从而在贯穿通孔300内形成通孔互连结构250的步骤中，通孔互连结构250仅形成在绝缘层240露出的种子层210上且填充贯穿通孔300，从而之后仅需去除高于通孔互连结构250顶部的硬掩膜层140、绝缘层240和种子层210，相应的，低于通孔互连结构250顶部的硬掩膜层140被保留在TSV结构中。

硬掩膜层140的材料包括氧化硅、氮化硅和氮氧化硅中的一种或几种。本实施例中，硬掩膜层140的材料为氧化硅。在其他实施例中，当通孔互连结构的顶面与第二复合介电层的顶面相齐平时，TSV结构中相应不包括硬掩膜层。

种子层(seed layer)210用于为形成通孔互连结构250提供工艺基础。

具体地，本实施例中，采用电镀工艺，形成通孔互连结构250，种子层210用于使所述贯穿通孔300表面为导电表面，以便利用电镀工艺在贯穿通孔300内的种子层210上形成通孔互连结构250，而且种子层210还为电镀工艺提供良好台阶覆盖能力并且连续、以及针孔和空洞较少的薄膜，从而提高通孔互连结构250的形成质量。

种子层210的材料为导电材料。作为一示例，种子层210的材料包括铜。本实施例中，以种子层210的材料为铜为示例进行说明。

本实施例中，TSV结构还包括：导电层220，位于种子层210与互连层之间、种子层210与第二基底200之间、以及种子层210与第二复合介电层120之间，且导电层220材料的氧化物的致密度，大于种子层210材料的氧化物的致密度。

本实施例中，采用电镀工艺，形成通孔互连结构250。通过设置导电层220，导电层220材料的氧化物的致密度，大于种子层210材料的氧化物的致密度，即使导电层220表面被氧化，由于导电层220材料的氧化物的致密度较高，也能够阻挡氧原子进入导电层220内部，从而仅在导电层220的表面形成氧化物，防止导电层220全部被氧化，进而在采用电镀工艺形成通孔互连结构250的步骤中，使得第一基底100、第一复合介电层110、第二基底200和第二复合介电层120作为一个整体结构仍能够导电，进而使得整体结构能够接入阴极，以保证电镀工艺的正常进行。

尤其是，本实施例中，在形成TSV结构的过程中，还包括：在位于硬掩膜层140的顶部和掩膜开口的顶部拐角处的种子层210上形成绝缘层，且在含氧氛围中，形成绝缘层。通过形成导电层220，有利于进一步防止导电层220全部被氧化，进而保障电镀工艺的正常进行。

此外，通过设置导电层220，还能够适当减小种子层210的厚度，且由于导电层220材料的氧化物的致密度较高，能够阻挡氧原子进入导电层220内部，从而仅在导电层220的表面形成氧化物，导电层220的内部仍为导电材料，在采用电镀工艺形成通孔互连结构250的过程中，有利于减小需要还原的膜层的厚度，相应有利于减小还原处理所需的时间。

本实施例中，导电层220的材料包括铝。铝为金属材料，导电性较强，且铝的氧化物为氧化铝，氧化铝的形貌较为致密，从而能够防止氧进一步和导电层220内部的材料发生反应。

相应的，本发明还提供一种TSV结构的形成方法。图8至图13是本发明TSV结构的形成方法一实施例中各步骤对应的结构示意图。

参考图8，提供沿垂直方向上依次堆叠的第一基底100、第一复合介电层110、第二基底200以及第二复合介电层120，第一基底100包括互连层(图未示)和器件结构，第一复合介电层110覆盖互连层。

第一基底100用于与第二基底200之间实现键合。

第二基底200和第一基底100沿垂直方向上堆叠，从而实现三维电子封装(3D IC)。三维电子封装中，每个基底的正反两面都可以制作电路，而且还能够大幅缩短基底和基底之间的互连距离，突破芯片二维平面的限制，从而使单位面积内晶体管的数量大幅增加，极大地提高芯片的集成度。

本实施例中，第一基底100为第一晶圆，第二基底200为第二晶圆，从而实现晶圆级的键合。第一基底100中可以形成有晶体管、电容器等器件结构，第一基底100中还可以形成有电阻结构、导电结构等功能结构。

本实施例中，第一基底100包括第一衬底(图未示)。器件结构形成在第一衬底上。第一衬底的材料包括硅。本实施例中，第一衬底的材料为硅。在其他实施例中，第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，第一衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

第一基底100中形成有互连层，互连层用于实现第一基底100中的器件结构与外部电路或其他互连结构之间的电连接。具体地，本实施例中，互连层用于与后续形成的通孔互连结构实现电连接，进而使第一基底100通过通孔互连结构与外部电路之间实现电连接。

具体地，第一基底100还包括位于第一衬底上的层间介质层，层间介质层用于隔离相邻的器件结构，所述互连层形成在层间介质层中。层间介质层的材料为绝缘介质材料，例如：氧化硅、氮化硅和氮氧化硅中的一种或多种。

第一复合介电层110中形成有一层或多层的金属线，第一复合介电层110用于实现金属线之间的电隔离；此外，第一复合介电层110与第二基底200相接触的部分还用于实现第一基底100与第二基底200之间的键合。本实施例中，第一复合介电层110位于层间介质层上。

第一复合介电层110的材料为绝缘介电材料。作为一种示例，第一复合介电层110的材料包括低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅和氮氧化硅中的一种或多种，第一复合介电层110可以为单层或叠层结构。

本实施例中，第一复合介电层110为叠层结构，包括沿垂直方向上依次堆叠的第一子介电层111、第一介电刻蚀停止层112以及第二子介电层113。

通过在第一复合介电层110中还设置第一介电刻蚀停止层112，从而在后续形成贯穿通孔的刻蚀工艺中，第一介电刻蚀停止层112能够暂时定义刻蚀停止的位置，有利于防止过刻蚀、并提高通孔刻蚀的深度一致性。

本实施例中，第一子介电层111和第二子介电层113的材料相同，均为氧化硅。第一介电刻蚀停止层112选用与第一子介电层111以及第二子介电层113之间均具有刻蚀选择性的材料。本实施例中，第一介电刻蚀停止层112的材料为氮化硅。

本实施例中，第一复合介电层110与互连层之间还形成有底部刻蚀停止层130。底部刻蚀停止层130还形成在第一复合介电层110与第一基底100之间。

底部刻蚀停止层130用于在后续形成贯穿通孔的步骤中，起到暂时定义刻蚀停止位置的作用，降低过刻蚀的几率、以及提高贯穿通孔底部深度的一致性，还降低对互连层造成损伤的几率。

底部刻蚀停止层130选用与第一子介电层111以及第一基底100之间均具有刻蚀选择性的材料。作为一种示例，底部刻蚀停止层130的材料为氮化硅。

第二基底200用于与第一基底100之间实现键合。本实施例中，第二基底200为第二晶圆，以与第一晶圆之间实现晶圆级的键合。

第二基底200中可以形成有晶体管、电容器等半导体器件，第二基底200中还可以形成有电阻结构、导电结构等功能结构。

本实施例中，第二基底200的材料包括硅。本实施例中，第二基底200的材料为硅。在其他实施例中，第二基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，第二基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

第二复合介电层120用于实现第二基底200中相邻器件之间的隔离，而且，第二复合介电层120中还形成有一层或多层的金属线(图未示)，第二复合介电层120用于实现金属线之间的电隔离。其中，金属线用于实现第二基底200中器件结构与外部电路之间的电连接。

第二复合介电层120的材料为绝缘介电材料。作为一种示例，第二复合介电层120的材料包括低k介质材料、超低k介质材料、氧化硅、氮化硅和氮氧化硅中的一种或多种，第二复合介电层120可以为单层或叠层结构。

本实施例中，第二复合介电层120为叠层结构，包括沿垂直方向上依次堆叠的第三子介电层121、第二介电刻蚀停止层122以及第四子介电层123。

通过在第二复合介电层120中还设置第二介电刻蚀停止层122，从而在后续形成贯穿通孔的刻蚀工艺中，第二介电刻蚀停止层122能够暂时定义刻蚀停止的位置，有利于防止过刻蚀，进而降低对第二基底100中的器件结构、以及第二复合介电层120中的金属线造成损伤的几率。

本实施例中，第三子介电层121和第四子介电层123的材料相同，均为氧化硅。第二介电刻蚀停止层122选用与第三子介电层121和第四子介电层123之间均具有刻蚀选择性的材料。本实施例中，第二介电刻蚀停止层122的材料为氮化硅。

结合参考图8至图9，在第二复合介电层120上形成硬掩膜层140，硬掩膜层140中形成有位于互连层上方的掩膜开口150。硬掩膜层140用于作为后续刻蚀第二复合介电层120、第二基底200以及第一复合介电层110，以形成贯穿通孔的掩膜。

后续形成贯穿通孔的步骤中，所述贯穿通孔贯穿第一复合介电层110、第二基底200以及第二复合介电层120，贯穿通孔的深度较大。通过采用硬掩膜层140作为刻蚀掩膜的方式，从而使得硬掩膜层140能够起到足够的阻挡作用。

掩膜开口150用于定义后续贯穿通孔的形成位置、形状、和尺寸。

需要说明的是，本实施例中，形成硬掩膜层140的步骤中，还适当增大硬掩膜层140的厚度，以便在后续刻蚀第二复合介电层120、第二基底200和第一复合介电层110的步骤中，硬掩膜层140足够厚，即使在掩膜开口150的顶部形成喇叭口的形貌，也能够将顶部喇叭口的斜坡位置控制在硬掩膜层140内部，降低喇叭口延伸至第二复合介电层120中的风险，相应降低对第二复合介电层120中的金属线以及第二基底200中的器件结构造成损伤的风险，并且还能够保证后续形成的贯穿通孔的侧壁为垂直形貌，提高贯穿通孔的剖面形貌质量。

本实施例中，形成硬掩膜层140的步骤中，硬掩膜层140的厚度为第一尺寸。作为一种示例，形成硬掩膜层140的步骤中，硬掩膜层140的厚度为5μm至10μm，例如：6μm、7μm等。

硬掩膜层140的材料包括氧化硅、氮化硅和氮氧化硅中的一种或几种，硬掩膜层140可以为单层或叠层结构。本实施例中，以硬掩膜层140为单层结构为示例，硬掩膜层140的材料为氧化硅。

在其他实施例中，硬掩膜层还可以为叠层结构；形成硬掩膜层的步骤包括：在第二复合介电层上形成底部硬掩膜层；在底部硬掩膜层上形成顶部刻蚀停止层；在顶部刻蚀停止层上形成顶部硬掩膜层。

通过在硬掩膜层中设置顶部刻蚀停止层，从而在后续形成贯穿通孔的刻蚀工艺过程中，顶部刻蚀停止层能够对位于其下方的底部硬掩膜层起到保护作用，进一步降低顶部的喇叭口形貌向下延伸至底部硬掩膜层和第二复合介电层中的风险。

作为一实施例，底部硬掩膜层与顶部硬掩膜层的材料相同。作为一种示例，底部硬掩膜层和顶部硬掩膜层的材料均为氧化硅。顶部刻蚀停止层选用与底部硬掩膜层和顶部硬掩膜层的材料之间具有刻蚀选择性的材料。作为一种示例，顶部刻蚀停止层的材料为氮化硅。

参考图9，以硬掩膜层140为掩膜，形成贯穿掩膜开口150下方的第二复合介电层120、第二基底200及第一复合介电层110的贯穿通孔300，通孔300的底部暴露出互连层。贯穿通孔300用于为形成通孔互连结构提供空间位置。

本实施例中，形成硬掩膜层140的步骤中，还适当增大硬掩膜层140的厚度，从而在刻蚀第二复合介电层120、第二基底200和第一复合介电层110的步骤中，硬掩膜层140足够厚，从而能够将顶部喇叭口的斜坡位置控制在硬掩膜层140内部，降低喇叭口延伸至第二复合介电层120中的风险，相应降低对第二复合介电层120中的金属线以及第二基底200中的器件结构造成损伤的风险，并且还能够保证贯穿通孔300的侧壁为垂直形貌。

本实施例中，贯穿通孔300还贯穿底部刻蚀停止层130。

本实施例中，形成贯穿通孔300的步骤中，掩膜开口150的顶部拐角处包括沿贯穿通孔300侧壁方向延伸的延伸侧壁301、以及位于延伸侧壁301上且与延伸侧壁301相连的斜面壁302，从而将顶部喇叭口的位置控制在硬掩膜层140内。

延伸侧壁301的高度为第二尺寸，第二尺寸不宜过小，否则容易增加顶部喇叭口的位置向下延伸至第二复合介电层120中的风险。为此，本实施例中，所述第二尺寸是第一尺寸的10％至30％。

作为一种示例，第二尺寸为5000埃米、3000埃米、2000埃米等。

本实施例中，采用干法刻蚀工艺，次刻蚀掩膜开口150下方的第二复合介电层120、第二基底200以及第一复合介电层110，形成贯穿通孔300。干法刻蚀工艺具有较高的剖面控制性，且在刻蚀的过程中，能够不断调整蚀刻的配方(Recipe)的方式调整对不同膜层材料之间的刻蚀选择比，从而保证硬掩膜层140的剩余量足够阻挡刻蚀，以将顶部喇叭口的位置控制在硬掩膜层140内。

本实施例中，形成贯穿通孔300的步骤包括：以硬掩膜层140为掩膜，采用深反应离子刻蚀(Deep Reactive Ion Etching，DRIE)工艺，依次刻蚀掩膜开口150下方的第二复合介电层120、第二基底200以及第一复合介电层110，形成贯穿通孔300。

深反应离子刻蚀工艺通过化学作用和物理作用进行刻蚀，在刻蚀的过程中，钝化处理和刻蚀处理交替进行，从而实现对通孔300侧壁的保护，相应实现可控的侧向刻蚀，进而有利于获得陡峭的贯穿通孔300侧壁，同时还能够实现高深宽比的刻蚀，相应有利于实现贯穿通孔300的高深宽比。

在其他实施例中，基于实际的工艺需求，还可以选择其他合适的各向异性刻蚀工艺，形成贯穿通孔。例如：反应离子刻蚀工艺。

参考图10，在贯穿通孔300的底部和侧壁、掩膜开口150的侧壁以及硬掩膜层140上形成种子层210。

种子层210用于为后续形成通孔互连结构提供工艺基础。具体地，本实施例中，后续采用电镀工艺，形成通孔互连结构，种子层210用于使贯穿通孔表面为导电表面，以便后续利用电镀工艺在贯穿通孔内的种子层210上形成通孔互连结构，而且种子层210还为电镀工艺提供良好台阶覆盖能力并且连续、以及针孔和空洞较少的薄膜，从而提高后续通孔互连结构的形成质量。

种子层210的材料为导电材料。作为一示例，种子层210的材料包括铜。本实施例中，以种子层210的材料为铜为示例进行说明。

本实施例中，形成种子层210的工艺包括物理气相沉积(PVD)工艺。

需要说明的是，本实施例中，TSV结构的形成方法还包括：在形成贯穿通孔300后，且在形成种子层210之前，在贯穿通孔300的底部和侧壁、掩膜开口150的侧壁以及硬掩膜层140上形成导电层220，且导电层220材料的氧化物的致密度，大于种子层210材料的氧化物的致密度。

后续采用电镀工艺形成通孔互连结构。通过形成导电层220，导电层220材料的氧化物的致密度，大于种子层210材料的氧化物的致密度，即使导电层220表面被氧化，由于导电层220材料的氧化物的致密度较高，也能够阻挡氧原子进入导电层220内部，从而仅在导电层220的表面形成氧化物，防止导电层220全部被氧化，在后续采用电镀工艺形成通孔互连结构的步骤中，使得第一基底100、第一复合介电层110、第二基底200和第二复合介电层120作为一个整体结构仍能够导电，进而使得整体结构能够接入阴极，以保证电镀工艺的正常进行。

尤其是，本实施例中，后续步骤还包括：在位于硬掩膜层140的顶部和掩膜开口150的顶部拐角处的种子层210上形成绝缘层，且后续在含氧氛围中，形成绝缘层。通过形成导电层220，有利于进一步防止导电层220全部被氧化，进而保障电镀工艺的正常进行。

此外，通过形成导电层220，还能够适当减小种子层210的厚度，且由于导电层220材料的氧化物的致密度较高，能够阻挡氧原子进入导电层220内部，从而仅在导电层220的表面形成氧化物，导电层220的内部仍为导电材料，在后续采用电镀工艺形成通孔互连结构的过程中，有利于减小需要还原的膜层的厚度，相应有利于减小还原处理所需的时间。

本实施例中，导电层220的材料包括铝。铝为金属材料，导电性较强，且铝的氧化物为氧化铝，氧化铝的形貌较为致密，从而能够防止氧进一步和导电层220内部的材料发生反应。

本实施例中，形成导电层220的工艺包括物理气相沉积工艺。物理气相沉积工艺为半导体领域中较为成熟的工艺，有利于提高工艺兼容性、降低成本。

参考图11，在位于硬掩膜层140的顶部和掩膜开口150的顶部拐角处的种子层210上形成绝缘层240，绝缘层240露出位于贯穿通孔300侧壁和底部的种子层210。

通过在形成通孔互连结构之前，在位于硬掩膜层140的顶部和掩膜开口150的顶部拐角处的种子层210上形成绝缘层240，绝缘层240露出位于贯穿通孔300侧壁和底部的种子层210，从而在后续形成通孔互连结构的步骤中，通孔互连结构仅形成在贯穿通孔300内的种子层210上，而不会形成在绝缘层240上。

因此，后续仅需去除高于通孔互连结构顶部的硬掩膜层140、绝缘层240和种子层210，而无需去除部分厚度的通孔互连结构，从而易于通过调整去除高于通孔互连结构顶部的硬掩膜层140、绝缘层240和种子层210的工艺，实现对硬掩膜层140的高去除速率，即使硬掩膜层140较厚，去除高于通孔互连结构顶部的硬掩膜层140和种子层210的工艺难度也较低。

相应的，在形成硬掩膜层140的步骤中，能够通过增大硬掩膜层140厚度的方式，以防止位于贯穿通孔300顶部边缘的第二复合介电层120在形成贯穿通孔300的过程中受损，相应有利于防止贯穿通孔300顶部的尺寸扩大、以及防止对第二基底200内的器件结构造成损伤，进而提高贯穿通孔300的剖面形貌质量以及提升了TSV结构的性能和器件良率。

绝缘层240的材料为绝缘材料。作为一示例，绝缘层240的材料包括氧化硅、氮氧化硅和氮化硅中的一种或多种。本实施例中，绝缘层240的材料与硬掩膜层140的材料相同，有利于降低后续去除高于通孔互连结构顶部的硬掩膜层140、绝缘层240和种子层210的工艺难度，相应有利于量产。

本实施例中，绝缘层240形成在硬掩膜层140的顶部和斜面壁302上，或者，绝缘层240形成在硬掩膜层140的顶部和斜面壁302、以及至少部分延伸侧壁301上。

位于延伸侧壁301上的绝缘层240的高度，占延伸侧壁301高度的比例不宜过大，否则容易增加绝缘层240形成在通孔300侧壁上的种子层210上的风险。为此，本实施例中，位于延伸侧壁301上的绝缘层240的高度，是延伸侧壁301高度的60％至80％。

作为一种示例，位于延伸侧壁301上的绝缘层240的高度为2000埃米。

本实施例中，形成绝缘层240的步骤包括：在含氧氛围中，形成绝缘层240。

本实施例中，采用沉积工艺，形成绝缘层240。在进行沉积工艺的过程中，由于通孔300较深，贯穿通孔300的深宽比较大，绝缘层240的材料不易进入贯穿通孔300内部，从而绝缘层240能够仅形成在硬掩膜层140的顶部和部分顶部拐角处上。并且，本实施例中，由于掩膜开口150的顶部拐角处具有斜面壁302，与陡峭的延伸侧壁301相比，绝缘层240更容易形成在更为平坦的斜面壁302上，从而绝缘层240更不易形成在贯穿通孔300内。

本实施例中，形成绝缘层240的步骤包括：对沉积工艺进行工艺参数调整处理，适于降低沉积工艺的台阶覆盖能力，从而进一步降低绝缘层240形成在贯穿通孔300侧壁上的风险。

本实施例中，对沉积工艺进行工艺参数调整处理包括：调整沉积工艺的温度、气体流量和工艺时间中的任意一个或多个参数。其中，在具体实施中，温度越高、气体流量越大，沉积工艺的台阶覆盖性能越好，且工艺时间越长，沉积工艺沉积的材料进入贯穿通孔300内的概率也越高。因此，在具体实施例中，结合贯穿通孔300的尺寸和深宽比，合理调整沉积工艺进行工艺参数，以进一步降低绝缘层240形成在贯穿通孔300内的概率。

在其他实施例中，基于实际的工艺，还可以调整沉积工艺的其他参数，以降低沉积工艺的台阶覆盖能力。

作为一具体实施例，形成绝缘层240的工艺包括等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)工艺，等离子体增强气相化学沉积工艺的台阶覆盖性能较差，有利于满足降低绝缘层240形成在贯穿通孔300内的概率的要求。

在其他实施例中，还可以采用其他合适台阶覆盖能力低的沉积工艺，形成绝缘层。

参考图12，在绝缘层240露出的种子层210上形成填充贯穿通孔300的通孔互连结构250。通孔互连结构250用于实现互连层与外部电路之间的电连接，进而实现第一基底100与外部电路之间的电连接。

本实施例中，通孔互连结构250为TSV。具体地，后续通过通孔互连结构250实现第一基底100与第二基底200之间的电连接。例如：通过再布线结构(RDL)使通孔互连结构250与第二基底200之间的电连接，以实现第一基底100与第二基底200之间的电连接。

通孔互连结构250填充贯穿通孔300且仅形成在绝缘层240露出的种子层210上，而未形成在绝缘层240上，相应后续仅需去除高于通孔互连结构250顶部的硬掩膜层140、绝缘层240和种子层210，而无需去除部分厚度的通孔互连结构250，从而易于通过调整去除工艺，实现对硬掩膜层140的高去除速率，即使硬掩膜层140较厚，去除高于通孔互连结构250顶部的硬掩膜层140和种子层210的工艺难度也较低，相应有利于缩短工艺时间。

通孔互连结构250的材料为导电材料。本实施例中，通孔互连结构250的材料为铜。其他实施例中，通孔互连结构的材料还可以为其他合适的导电材料。

本实施例中，形成通孔互连结构250的工艺包括电镀工艺。电镀工艺仅在导电材料上进行电镀，从而通孔互连结构250能够仅形成在绝缘层240露出的种子层210上，有利于简化工艺。

需要说明的是，本实施例中，绝缘层240还露出部分高度的延伸侧壁301，因此，在形成通孔互连结构250的步骤中，通孔互连结构250的顶面高于第二复合介电层120的顶面。在其他实施例中，当绝缘层覆盖整个延伸侧壁时，通孔互连结构的顶面与第二复合介电层的顶面相齐平。

参考图13，去除高于通孔互连结构250顶部的硬掩膜层140、绝缘层240和种子层210，以便使TSV结构顶面为平坦的表面。

本实施例中，仅需去除高于通孔互连结构250顶部的硬掩膜层140、绝缘层240和种子层210，而无需去除部分厚度的通孔互连结构250，从而易于通过调整去除工艺，实现对硬掩膜层140的高去除速率，即使硬掩膜层140较厚，去除高于通孔互连结构250顶部的硬掩膜层140和种子层210的工艺难度也较低，相应有利于缩短工艺时间、实现量产。

本实施例中，在去除高于通孔互连结构250顶部的硬掩膜层140、绝缘层240和种子层210的步骤中，还去除高于通孔互连结构250顶部的导电层220。其中，种子层210和导电层220均较薄，去除高于通孔互连结构250顶部的种子层210和导电层220的难度较低。

本实施例中，去除高于通孔互连结构250顶部的硬掩膜层140、绝缘层240和种子层210的步骤包括：以通孔互连结构250顶面为停止位置，对硬掩膜层140和绝缘层220以及种子层210进行平坦化处理。

以通孔互连结构250顶面为停止位置，对硬掩膜层140和绝缘层220以及种子层210进行平坦化处理，从而平坦化处理能够停止在通孔互连结构250顶面上，有利于提高平坦化处理后的TSV结构顶面高度一致性和平坦度，还有利于降低平坦化处理的工艺难度。

具体地，本实施例中，平坦化处理的工艺包括化学机械平坦化工艺。化学机械平坦化工艺是一种全局平坦化工艺，具有较高的平坦化效率，有利于提升平坦化后的膜层表面平坦度。本实施例中，利用对硬掩膜层140材料进行平坦化处理的机台进行化学机械平坦化工艺，以实现对硬掩膜层140的高去除效率。

本实施例中，绝缘层240还露出部分高度的延伸侧壁301，因此，在以通孔互连结构250顶面为停止位置，对硬掩膜层140和绝缘层220以及种子层210进行平坦化处理后，通孔互连结构250的顶面高于第二复合介电层120的顶面，且位于第二复合介电层120上的部分厚度硬掩膜层140被保留在TSV结构中。

在其他实施例中，当绝缘层覆盖整个延伸侧壁时，通孔互连结构顶面还与第二复合介电层顶面相齐平，相应在进行平坦化处理后，硬掩膜层被全部去除。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (24)

1.一种TSV结构，其特征在于，包括：

第一基底，所述第一基底包括互连层和器件结构；

第一复合介电层，位于所述第一基底上，所述第一复合介电层覆盖所述互连层；

第二基底，位于所述第一复合介电层上；

第二复合介电层，位于所述第二基底上；

贯穿通孔，贯穿所述第二复合介电层、第二基底和第一复合介电层，且暴露所述第一基底中的互连层表面；

种子层，位于所述贯穿通孔的侧壁和底部上；

通孔互连结构，填入所述贯穿通孔中。

2.如权利要求1所述的TSV结构，其特征在于，所述第一基底为第一晶圆；所述第二基底为第二晶圆。

3.如权利要求1所述的TSV结构，其特征在于，所述通孔互连结构的顶面高于第二复合介电层的顶面；所述TSV结构还包括：硬掩膜层，位于所述通孔互连结构侧部的第二复合介电层上，且所述硬掩膜层的顶面与所述通孔互连结构的顶面相齐平。

4.如权利要求1所述的TSV结构，其特征在于，所述TSV结构还包括：导电层，位于所述种子层与所述互连层之间、所述种子层与第二基底之间、以及所述种子层与第二复合介电层之间，且所述导电层材料的氧化物的致密度，大于所述种子层材料的氧化物的致密度。

5.如权利要求4所述的TSV结构，其特征在于，所述导电层的材料包括铝。

6.如权利要求1至5任一项所述的TSV结构，其特征在于，所述种子层的材料包括铜；所述通孔互连结构的材料包括铜。

7.如权利要求1至5任一项所述的TSV结构，其特征在于，所述TSV结构还包括：底部刻蚀停止层，位于所述第一复合介电层与所述互连层之间；所述贯穿通孔还贯穿所述底部刻蚀停止层。

8.一种TSV结构的形成方法，其特征在于，包括：

提供沿垂直方向上依次堆叠的第一基底、第一复合介电层、第二基底以及第二复合介电层，所述第一基底包括互连层和器件结构，所述第一复合介电层覆盖所述互连层；

在所述第二复合介电层上形成硬掩膜层，所述硬掩膜层中形成有位于所述互连层上方的掩膜开口；

以所述硬掩膜层为掩膜，形成贯穿掩膜开口下方的第二复合介电层、第二基底以及第一复合介电层的贯穿通孔，所述贯穿通孔的底部暴露出所述互连层；

在所述贯穿通孔的底部和侧壁、掩膜开口的侧壁以及硬掩膜层上形成种子层；

在位于所述硬掩膜层的顶部和所述掩膜开口的顶部拐角处的种子层上形成绝缘层，所述绝缘层露出位于所述贯穿通孔侧壁和底部的种子层；

在所述绝缘层露出的种子层上形成填充所述贯穿通孔的通孔互连结构；

去除高于所述通孔互连结构顶部的硬掩膜层、绝缘层和种子层。

9.如权利要求8所述的TSV结构的形成方法，其特征在于，所述第一基底为第一晶圆；所述第二基底为第二晶圆。

10.如权利要求8所述的TSV结构的形成方法，其特征在于，形成所述通孔互连结构的工艺包括电镀工艺。

11.如权利要求8所述的TSV结构的形成方法，其特征在于，形成所述绝缘层的步骤包括：在含氧氛围中，形成所述绝缘层。

12.如权利要求10或11所述的TSV结构的形成方法，其特征在于，所述TSV结构的形成方法还包括：在形成通孔后，且在形成种子层之前，在所述贯穿通孔的底部和侧壁、掩膜开口的侧壁以及硬掩膜层上形成导电层，且所述导电层材料的氧化物的致密度，大于所述种子层材料的氧化物的致密度。

13.如权利要求12所述的TSV结构的形成方法，其特征在于，形成所述导电层的工艺包括物理气相沉积工艺。

14.如权利要求8所述的TSV结构的形成方法，其特征在于，采用沉积工艺，形成所述绝缘层；形成所述绝缘层的步骤包括：对所述沉积工艺进行工艺参数调整处理，适于降低所述沉积工艺的台阶覆盖能力。

15.如权利要求14所述的TSV结构的形成方法，其特征在于，对所述沉积工艺进行工艺参数调整处理包括：调整所述沉积工艺的温度、气体流量和工艺时间中的任意一个或多个参数。

16.如权利要求8、14或15所述的TSV结构的形成方法，其特征在于，形成所述绝缘层的工艺包括等离子体增强化学气相沉积工艺。

17.如权利要求8所述的TSV结构的形成方法，其特征在于，形成所述通孔的步骤中，所述掩膜开口的顶部拐角处包括沿所述贯穿通孔侧壁方向延伸的延伸侧壁、以及位于所述延伸侧壁上且与延伸侧壁相连的斜面壁；在形成所述绝缘层的步骤中，所述绝缘层形成在所述硬掩膜层的顶部和斜面壁上，或者，所述绝缘层形成在所述硬掩膜层的顶部和斜面壁、以及至少部分所述延伸侧壁上。

18.如权利要求17所述的TSV结构的形成方法，其特征在于，形成所述硬掩膜层的步骤中，所述硬掩膜层的厚度为第一尺寸；形成所述贯穿通孔的步骤中，所述延伸侧壁的高度为第二尺寸，所述第二尺寸是第一尺寸的10％至30％。

19.如权利要求17或18所述的TSV结构的形成方法，其特征在于，形成所述绝缘层的步骤中，位于所述延伸侧壁上的所述绝缘层的高度，是所述延伸侧壁高度的60％至80％。

20.如权利要求8所述的TSV结构的形成方法，其特征在于，形成所述绝缘层的步骤中，所述绝缘层的材料与所述硬掩膜层的材料相同。

21.如权利要求8所述的TSV结构的形成方法，其特征在于，形成所述绝缘层的步骤中，所述绝缘层的材料包括氧化硅、氮氧化硅和氮化硅中的一种或多种。

22.如权利要求8所述的TSV结构的形成方法，其特征在于，形成所述硬掩膜层的步骤中，所述硬掩膜层的厚度为5μm至10μm。

23.如权利要求8所述的TSV结构的形成方法，其特征在于，去除高于所述通孔互连结构顶部的硬掩膜层、绝缘层和种子层的步骤包括：以所述通孔互连结构顶面为停止位置，对所述硬掩膜层和绝缘层以及种子层进行平坦化处理。

24.如权利要求23所述的TSV结构的形成方法，其特征在于，对所述硬掩膜层和绝缘层以及种子层进行平坦化处理的工艺包括化学机械平坦化工艺。