CN102237368A - 非易失性存储器件及其制造方法 - Google Patents

Abstract

本发明公开了一种非易失性存储器件以及一种制造非易失性存储器件的方法。所述非易失性存储器件包括：多个串，所述多个串中的每个具有在多个字线之上垂直层叠的有源层；至少一个位线连接单元，所述位线连接单元在字线的一个端部之上垂直地形成并具有阶梯形；以及多个位线，所述位线中的每个与位线连接单元的多个有源区中的每个耦合。

Description

非易失性存储器件及其制造方法

相关申请的交叉引用

本申请要求2010年4月30日提交的韩国专利申请No.10-2010-0040884的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及存储器件，更具体而言，涉及一种非易失性存储器件及其制造方法。

背景技术

图1是示出现有的非易失性存储器件的图。

参见图1，示出了具有在衬底上沿垂直方向限定的栅极的三维存储结构。在层叠电介质层和有源层时执行光刻、精细控制以及N型离子注入来限定译码型漏极选择线DSL。对此进行重复以层叠多个层。衬底被图案化并刻蚀，并且沉积氧化物-氮化物-氧化物(ONO)层和栅极材料，由此形成具有在衬底上沿垂直方向限定的栅极的三维存储结构。在附图中，“BL”表示位线。“BLC”表示位线插塞。“DSL”表示漏极选择线。“WL”表示字线。“SSL”表示源极选择线。“CSL”表示公共源极线。“Vbb”表示体电压。

在以上的结构中，如下来执行串选择。串选择包括：将电压施加至与每个串层连接的每个位线BL；并且利用译码型的漏极选择线DSL来选择期望的层，在所述译码型的漏极选择线DSL中全部的层以及全部的串都沿与字线WL相同的方向而连接。换言之，当将位线BL的电压施加至全部的串层时，由漏极选择晶体管的漏极选择线(DSL)选择全部的串层中的一个。

如上所述，现有的方法需要对于每个层而言的额外的光刻工艺和额外的注入工艺，从而在层叠电介质层和有源层时限定漏极选择线DSL。因此，漏极选择线DSL的数量随着层的数量“m”的增加而增加。如果“n”为偶数，则层数“m”根据以下公式增加：m＝(n！)/{(n/2)！×(n/2)！}；并且如果“n”为奇数，则层数“m”根据以下公式增加：m＝(n！)/[{(n-1)/2}！×{(n+1)/2}！]。

发明内容

本发明的示例性实施例针对一种非易失性存储器件以及非易失性存储器件的制造方法，其能够简化电极互连工艺并且能够减少漏极选择线的占用面积。

根据本发明的一个示例性的实施例，非易失性存储器件包括：多个串，所述多个串中的每个具有在多个字线之上的垂直层叠的有源层；至少一个位线连接单元，所述位线连接单元垂直地形成在字线的一个端部之上，并具有阶梯形；以及多个位线，所述位线中的每个与位线连接单元的多个有源区中的每个耦合。

根据本发明的另一个示例性的实施例，制造非易失性存储器件的方法包括：在多个字线之上形成具有交替层叠的多个有源层和多个电介质层的多层结构；通过刻蚀多层结构的一个端部来形成具有阶梯形的有源层的至少一个位线连接单元；在位线连接单元中形成阶梯形的有源区；形成多个位线插塞，所述多个位线插塞中的每个与位线连接单元的每个有源区连接；并且形成多个位线，所述位线中的每个与每个位线插塞连接。

附图说明

图1是示出现有的非易失性存储器件的图。

图2A是根据本发明的一个示例性实施例的非易失性存储器件的电路图。

图2B是示出在选择了任意一个漏极选择线的情况下的电路图。

图2C是示出在选择了任意一个位线的情况下的电路图。

图3A至图3J是示出根据本发明的一个示例性实施例的制造非易失性存储器件的方法的图。

图4是示出根据本发明的另一个示例性实施例的非易失性存储器件的图。

图5A至图5F是示出根据本发明的一个示例性实施例的用于形成阶梯位线连接单元的方法的图。

图6是示出包括阶梯位线连接单元的多个块的平面图。

具体实施方式

下面将结合附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应当被理解为限于本文所描述的实施例。确切地说，提供这些实施例使得本公开是全面和完整的，并且将本发明的范围完全地传达给本领域的技术人员。在本公开中，在本发明的各个附图和实施例中，相同的附图标记表示相同的部分。

附图不一定是按比例绘制的，而且在一些实例中，为了清晰地示出实施例的特征，可能对比例进行了夸大。当提及第一层在第二层“之上”或在衬底“之上”时，其不仅涉及第一层直接形成在第二层上或衬底上的情况，也涉及在第一层与第二层之间或者第一层与衬底之间存在第三层的情况。

图2A是根据本发明的一个示例性实施例的非易失性存储器件的电路图。图2B是示出在选择了任意一个漏极选择线的情况下的电路图。图2C是示出在选择了任意一个位线的情况下的电路图。漏极选择线(DSL)也被称作串选择线，源极选择线(SSL)也被称作接地选择线。

参见图2A至图2C，形成与相应的位线BL1-BL8连接的多个串，所述位线BL1-BL8在衬底上沿水平方向被限定。另外，形成在衬底上沿垂直方向限定的漏极选择线DSL1-DSL8。电介质层和有源层交替地层叠而形成多个层。层叠的层被图案化并刻蚀，以限定连接相同有源层的全部的串的位线BL1-BL8。沉积各栅极绝缘层材料，并且限定漏极选择线插塞、字线插塞以及源极选择线插塞。漏极选择线插塞成为漏极选择栅极，字线插塞成为栅极，并且源极选择线插塞成为源极选择栅极。相应地，可以将位线电压施加至每个层，并且选择漏极选择线中的任意一个以仅选择一个串。“CSL”表示公共源极线，“WL1-WL10”表示字线。

本发明的下列示例性实施例描述一种具有八个有源层的存储结构。但是，本发明并非局限于此。本领域的普通技术人员应当理解的是，有源层的数量可以增加或减少。

图3A至图3J是示出根据本发明的一个示例性实施例的制造非易失性存储器件的方法的图。

参见图3A，执行电极互连工艺以在衬底(未示出)上形成多个字线(WL)11、源极选择线(SSL)12、公共源极线(CSL)13、以及多个漏极选择线(DSL)14。可以在存储阵列的制造完成之后执行电极互连工艺。字线11、源极选择线12和公共源极线13沿第一方向延伸，而漏极选择线14沿第二方向延伸。理想地，第一方向与第二方向互相垂直。字线11、源极选择线12和公共源极线13形成为具有大约相同的宽度。可以将漏极选择线14形成为比字线11、源极选择线12和公共源极线13宽。字线11、源极选择线12和公共源极线13形成在同一平面上，并且通过在字线11、源极选择线12和公共源极线13的形成期间所形成的电介质层(未示出)将漏极选择线14绝缘。可以在形成其他的线之前形成漏极选择线14。

参见图3B，形成多层结构100，所述多层结构100具有交替形成的并作为存储阵列的基础的电介质层21、22、23、24、25、26、27、28和29以及有源层31、32、33、34、35、36、37和38。在如图3B所示的示例性实施例中，在多层结构100的形成中，将电介质层层叠九次(第一电介质层至第九电介质层)，并且将有源层层叠八次(第一有源层至第八有源层)。第一电介质层至第九电介质层21、22、23、24、25、26、27、28和29可以包括二氧化硅(SiO₂)。第一有源层至第八有源层31、32、33、34、35、36、37和38可以包括用P型杂质掺杂的多晶硅。第一电介质层至第九电介质层21、22、23、24、25、26、27、28和29以及第一有源层至第八有源层31、32、33、34、35、36、37和38的材料并不局限于二氧化硅以及多晶硅。也就是说，第一电介质层至第九电介质层21、22、23、24、25、26、27、28和29以及第一有源层至第八有源层31、32、33、34、35、36、37和38可以由其他的材料来形成。最上层的第九电介质层29被形成为如下的厚度：该厚度直到随后的插塞形成工艺才暴露第八有源层38。第一有源层至第八有源层31、32、33、34、35、36、37和38作为存储单元晶体管的沟道。

参见图3C，在不考虑第一有源层至第八有源层31、32、33、34、35、36、37和38的连接的情况下形成阶梯结构101。图3C示出形成有阶梯结构101的一个块。但是，如以下所述的，可以在四个块中的每个块中形成阶梯结构101。阶梯结构101设置在多层结构100的一个端部，以允许在随后的工艺中连接位线。阶梯结构101具有总共八个台阶101A。台阶101A的数量与有源层的数量相等。阶梯结构101沿着朝向最上层的有源层的方向阶梯式上升。

阶梯结构101从阶梯结构101一侧的最上层的台阶逐渐向下至阶梯结构101另一侧的最下层的台阶。全部的台阶可以具有相同的表面积。

根据以上的描述，阶梯结构101形成在随后将形成位线连接的区域中。由此，在下文中将阶梯结构101称为阶梯位线连接单元101。

然后执行单元工艺。可以在单元工艺的执行之前执行钝化/平坦化工艺。下文将省略对有源层和电介质层的附图标记，将它们总称为多层结构100。字线11、位线连接单元101和多层结构100借助于多层结构100的最下层的电介质层而彼此绝缘。

图3D中的多层结构100可以属于多个存储块中的任何一个。

如图3D所示，刻蚀多层结构100以形成每一位线的一个串层103，由此形成刻蚀部102。由于刻蚀部102的缘故，同一串层103上的多个串103A变得彼此独立。也就是说，每个串层103具有沿水平方向延伸的多个串103A(即，串层103是指在同一平面上的多个串103A)，并且多个串层103是沿垂直方向层叠的。串层103的数量与有源层的数量相同。

刻蚀部102不能完全接触阶梯位线连接单元101，也就是说，在阶梯位线连接单元101与刻蚀部102之间存留有一定的未刻蚀区域。此未刻蚀区域被称为连接单元104。也就是说，当刻蚀多层结构100时，形成连接在位线连接单元101与多个串103之间的连接单元104。

如上所述，使用掩模(未示出)来形成刻蚀部102。掩模覆盖位线连接单元101和连接单元104。可以将掩模图案化为线状，以将多层结构100分成多个串103A。同一串层103的串103A由于连接单元104而形成梳状。梳状的串层103被层叠了与有源区的数量相同的次数。漏极选择线14与串层103一一对应。如图3D所示，串103A是垂直地层叠的，并且多个叠层平行地形成。另外，由漏极选择线14中的一个同时选择同一叠层的串103A。

尽管在附图中未示出，但串103A的有源层作为源极选择晶体管、漏极选择晶体管和存储单元晶体管的沟道。由此，一个串103A具有其中多个存储单元晶体管水平地串联连接的结构。

参见图3E，为了将串103A与位线连接，用替代单元105来替代阶梯位线连接单元101的有源层。如果不受外部电场的影响，则有源层具有高阻值。由此，当连接位线之后，可以降低连接单元104和阶梯位线连接单元101的有源层的电阻值，以保证平稳的电荷流动。为此，在去除连接单元104和阶梯位线连接单元101的有源层之后，由诸如金属(例如，钨、钽)或重掺杂的N⁺多晶硅的高导电材料形成替代单元105。替代单元105包括可被沉积以及刻蚀同时又具有高导电性的材料。除通过替代单元105来降低电阻值之外，也可以通过离子注入来降低电阻值。串103A与位线连接单元101之间的连接单元104具有能够补偿位线连接单元101的有源层替代的尺寸。如果替代单元105由诸如钨或钽的金属形成，则可以执行额外的热处理以在串层103的有源层与替代单元105之间的接触区中形成硅化物，或可以沉积重掺杂的N⁺多晶硅，以保证与串层103的有源层的欧姆接触。也可能的是在有源层沉积之后借助于光刻和掺杂的方法。

参见图3F，在刻蚀部的侧壁上顺序地沉积隧道绝缘层、电荷陷阱层和阻挡绝缘层，以形成栅绝缘层106。可以使用包括SiO₂、Al₂O₃、HfN和HfAlO的电介质材料或高k电介质材料来形成隧道绝缘层或阻挡绝缘层。可以使用包括Si₃N₄、HfAlO、Al₂O₃、AlN和HfSiO的电介质材料或高k电介质材料来形成电荷陷阱层。如果有源层包括硅，则可以通过热氧化工艺来形成隧道绝缘层。可以通过借助于沉积材料诸如铝(Al)或硅(Si)的热氧化工艺来形成隧道绝缘层、电荷陷阱层或阻挡绝缘层。

在如图3A所示执行电极互连工艺之后，对沉积在刻蚀部的底面上的栅绝缘层106进行刻蚀，以获得经由随后形成的插塞而与字线11、源极选择线12、公共源极线13以及漏极选择线14的电短路。另外，如果最后执行电极互连工艺，则可以同时执行栅绝缘层106的刻蚀。

参见图3G，在刻蚀部102中间隙填充(gap-fill)插塞材料107。在本文中，刻蚀部102未被完全填充，而是被填充至能够保证电短路的程度。对沉积在刻蚀部102的底面上的插塞材料107进行刻蚀。在插塞材料107之间填充电介质材料(未示出)。随后，去除掩模。

如上所述，在形成栅绝缘层106和插塞材料107的工艺期间，用于形成刻蚀部的掩模仍然存在。由此，在掩模上也形成了栅绝缘层106和插塞材料107。但是，由于在去除掩模时会将它们除离，因此省略对其的图示。可以在掩模的去除之后执行平坦化工艺。

参见图3H，形成插塞掩模108。插塞掩模108具有沿与字线11相同的方向延伸的线型。插塞掩模108的线可以具有与字线11相同的宽度。

参见图3I，将位于未***塞掩模108覆盖的部分的插塞材料107去除。相应地，形成多个插塞107A、107B和109。“107A”表示与字线11中的每个连接的字线插塞。“107B”表示与源极选择线12连接的源极选择线插塞。“109”表示与漏极选择线14中的每个连接的漏极选择线插塞。尽管在附图中未示出，但可以在形成插塞107A、107B和109之后填充电介质材料。在本文中，相邻的漏极选择线插塞109彼此电隔离。与字线11连接的字线插塞107A作为控制栅电极。相应地，控制栅电极具有同时选择全部串层103中的相应的串103A的垂直结构。与源极选择线12连接的源极选择线插塞107B作为源极选择晶体管的栅电极。

在形成插塞107A、107B和109之后，去除插塞掩模108，并且形成与公共源极线13连接的穿通公共源极线插塞110。公共源极线插塞110贯穿多层结构100。可以在去除插塞掩模108之后执行平坦化工艺。

参见图3J，形成与位线连接单元101的每个有源层连接的位线112。位线112中的每个经由位线插塞111而与每个有源层连接。位线112沿与字线11垂直的方向延伸。

如上所述，位线112与同一串层103的串103A中的每个连接。由于具有多个串103A的串层103在垂直方向上具有多层，因此本发明的非易失性存储器件具有多层串结构，在所述多层串结构中具有多个串103A的串层103形成多层。另外，一个串层103与每个位线112连接。另外，由于漏极选择线14与垂直插塞109连接，因此可以同时选择全部的垂直层叠的串层103中的串103A。

图4是示出根据本发明的另一个示例性实施例的非易失性存储器件的图，所述实施例就电极互连形成顺序而言与图3J的结构不同。

参见图4，在形成插塞107A和107B以及穿通插塞10之后形成字线11、源极选择线12A和公共源极线13A。另外，在形成位线112之后形成漏极选择线14A。与漏极选择线14A连接的插塞109A跟其他的插塞107A和107B同时形成。

图5A至图5F是示出根据本发明的一个示例性实施例的用于形成阶梯位线连接单元的方法的图。

下文中，构成多层结构100的有源层和电介质层与图4B的有源层和电介质层相同。为了清楚的缘故，省略有源层和电介质层的附图标记。

参见图5A，在多层100的第九电介质层上沉积光致抗蚀剂层，并通过曝光和显影而将其图案化来形成第一掩模41。通过将针对位线连接单元而准备的区域图案化来形成第一掩模41。除位线连接单元外，多层结构100的其他部分由第一掩模41覆盖。

参见图5B，在包括第一掩模41的所得结构上沉积光致抗蚀剂层，并且通过曝光和显影而将其图案化来形成第二掩模42。将第二掩模42图案化，使得位线连接单元的两侧边缘都开放预定的尺寸。由此，第二掩模42使第一掩模41沿第一方向暴露预定的尺寸，并且沿第二方向延伸以覆盖位线连接单元的一部分。相应地，暴露出位于位线连接单元的两侧边缘的、未被第一掩模41或第二掩模42覆盖的区域。

利用第一掩模41和第二掩模42作为刻蚀阻挡来刻蚀多层结构100的第九电介质层。此时，将第九电介质层下方的第八有源层用作刻蚀停止层。在第九电介质层的刻蚀之后刻蚀第八有源层。此时，将第八电介质层用作刻蚀停止层。

参见图5C，形成第三掩模43。通过对第二掩模42减薄(slimming)来形成第三掩模43。另外，可以通过在所得的结构上剥离第二掩模、沉积光致抗蚀剂层并执行曝光/显影工艺来形成第三掩模43。将第三掩模43图案化为具有比第二掩模42小的宽度。第三掩模43在第一方向上具有减小的尺寸，而在第二方向上保持宽度。以此方式，通过形成比第二掩模42窄的第三掩模43，暴露出位于位线连接单元的两侧边缘的、未被第一掩模41或第三掩模43覆盖的区域。

利用第一掩模41和第三掩模43作为刻蚀阻挡来刻蚀多层结构100的第九电介质层和第八电介质层。此时，将第八有源层和第七有源层用作刻蚀停止层。刻蚀第八有源层和第七有源层。此时，将第八电介质层和第七电介质层用作刻蚀停止层。

如上所述，将通过在留下第一掩模41的同时对第二掩模42执行减薄或额外的掩模工艺而形成第三掩模43的工艺重复多次，以形成阶梯位线连接单元。

图5D示出形成阶梯位线连接单元的最终结果。由于多层结构100包括八个有源层，因此阶梯位线连接单元101具有八个阶梯。

用于形成最后的阶梯的最终掩模48包括通过将第二掩模42减薄而形成的掩模。另外，可以通过多次执行掩模工艺来形成最终掩模48。

参见图5E，去除最终掩模48。在多层结构100的一个端部形成了两个阶梯位线连接单元101。

参见图5F，在形成至少一个位线连接单元101之后，形成至少一个缝隙50从而将多层结构100分成多于两个的单独的块。相应地，所述至少一个缝隙50将包括所述至少一个位线连接单元101的多层结构100分开。位线连接单元关于缝隙50对称地形成。通过形成所述至少一个缝隙50，可以减少不必要的读取/写入干扰。当形成缝隙50时，刻蚀多层结构100的最下层的电介质层。

图6是示出包括阶梯位线连接单元的多个块的平面图。

参见图6，可以在多层结构100的对置端部形成阶梯位线连接单元101。在此情况下，可以将缝隙50形成为交叉形。当缝隙50具有交叉形时，多层结构100被分成四块。因此，阶梯位线连接单元101在多层结构100的对置端部对称地形成。

在根据本发明的实施例的存储阵列中，选择单个单元的方法如下。参见示出本发明的存储阵列的电路图的图2A至图2C，选择一个位线并且操作漏极选择线中的一个以选择一个串。在所选择的串中，通过将电压施加至字线来执行读取/写入操作。同时，不对未选择的串执行读取/写入操作。

如上所述，本发明可以简化具有能够实现高集成度的垂直控制栅电极的三维非易失性存储器件的电极互连。

另外，与同一串层的全部的串连接的位线被形成为与被配置为同时选择多层串的漏极选择线垂直。因此，即使当层叠的有源层的数量增加时，但由于漏极选择线的占用面积没有增加，因此也可以提高集成度。

此外，当与译码型漏极选择线结构的制造工艺相比时，本发明不需要在层叠工艺中执行额外的光刻、精细控制和离子注入工艺来限定漏极选择线。因此，就成本随着所层叠的层数的增加而减少而言，本发明更有优势。

虽然本发明对具体的实施例进行了描述，但本领域的技术人员应该理解的是，在不脱离所附权利要求所限定的发明的主旨和范围的情况下可以进行各种修改和变化。

Claims (21)

1.一种非易失性存储器件，包括：

多个串，所述多个串中的每个具有在多个字线之上垂直层叠的有源层；

至少一个位线连接单元，所述位线连接单元垂直地形成在所述字线的一个端部之上并具有阶梯形；以及

多个位线，所述多个位线中的每个与所述位线连接单元的多个有源区中的每个耦合。

2.如权利要求1所述的非易失性存储器件，其中每个位线与同一有源层的全部的串耦合。

3.如权利要求1所述的非易失性存储器件，其中所述多个串沿与所述位线相同的方向延伸。

4.如权利要求1所述的非易失性存储器件，其中具有阶梯形的位线连接单元的阶梯的数量与所述有源层的数量相同。

5.如权利要求4所述的非易失性存储器件，其中具有阶梯形的位线连接单元沿着朝向所述位线连接单元的最上层有源区的方向阶梯式上升。

6.如权利要求4所述的非易失性存储器件，其中具有阶梯形的位线连接单元的每个阶梯的表面积相同。

7.如权利要求1所述的非易失性存储器件，其中所述多个串被形成为由至少一个缝隙分成的多于一个的独立的块。

8.如权利要求7所述的非易失性存储器件，其中所述位线连接单元关于所述缝隙对称地形成。

9.如权利要求1所述的非易失性存储器件，还包括：

多个位线插塞，所述多个位线插塞中的每个连接在所述具有阶梯形的位线连接单元的每个有源区与每个所述位线之间。

10.如权利要求1所述的非易失性存储器件，其中所述具有阶梯形的位线连接单元的每个有源区由高导电性金属或重掺杂的N⁺多晶硅形成。

11.如权利要求10所述的非易失性存储器件，还包括：

硅化物层，当所述具有阶梯形的位线连接单元的每个有源区由高导电性金属形成时，在所述具有阶梯形的位线连接单元的每个有源区与每个位线插塞之间形成有所述硅化物层。

12.如权利要求1所述的非易失性存储器件，其中所述字线与所述位线连接单元彼此绝缘。

13.一种制造非易失性存储器件的方法，包括：

在多个字线之上形成具有交替层叠的多个有源层和多个电介质层的多层结构；

通过刻蚀所述多层结构的一个端部，形成具有阶梯形的有源层的至少一个位线连接单元；

在所述位线连接单元中形成阶梯形的有源区；

形成多个位线插塞，所述位线插塞中的每个与所述位线连接单元的每个有源区连接；并且

形成多个位线，所述多个位线中的每个与所述位线插塞中的每个连接。

14.如权利要求13所述的方法，其中在所述位线连接单元中形成阶梯形的有源区包括：

去除所述位线连接单元的每个阶梯形的有源层；并且

在所述位线连接单元的每个被去除的有源层之处形成高导电性金属或重掺杂的N⁺多晶硅。

15.如权利要求14所述的方法，还包括：

当所述位线连接单元的阶梯形的有源区由高导电性金属形成时，在所述位线连接单元的每个阶梯形的有源区与每个所述位线插塞之间形成硅化物层。

16.如权利要求13所述的方法，其中在所述位线连接单元中形成阶梯形的有源区包括：

对所述位线连接单元的每个阶梯形的有源区执行离子注入。

17.如权利要求13所述的方法，还包括：在形成至少一个位线连接单元之后：

通过刻蚀所述多层结构来形成沟槽；并且

通过在所述沟槽的侧壁之上形成隧道绝缘层、电荷陷阱层、阻挡绝缘层、控制栅电极来形成多个串。

18.如权利要求17所述的方法，还包括：

当形成所述沟槽时，形成连接在所述位线连接单元与所述多个串之间的连接单元。

19.如权利要求13所述的方法，还包括：

在形成至少一个位线连接单元之后形成至少一个缝隙，所述至少一个缝隙将所述多层结构分成多于两个的独立的块。

20.如权利要求19所述的方法，其中所述位线连接单元关于所述缝隙对称地形成。

21.如权利要求13所述的方法，其中所述字线、所述位线连接单元以及所述多层结构借助于所述多层结构的最下层的电介质层而彼此绝缘。

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