CN110137177B - 存储器及其形成方法 - Google Patents

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Abstract

本发明涉及一种存储器及其形成方法，所述存储器的形成方法包括：提供基底，所述基底包括衬底、位于所述衬底表面的存储堆叠结构、覆盖所述存储堆叠结构的介质层、贯穿所述介质层以及堆叠结构的共源极槽，所述存储堆叠结构包括阵列区域和围绕所述阵列区域的台阶区域，覆盖所述台阶区域的介质层表面具有凹陷，所述凹陷底部低于覆盖所述阵列区域的介质层表面；形成填充满所述共源极槽且覆盖所述介质层的导电层；对所述导电层进行第一平坦化处理，暴露出所述凹陷以外的介质层的表面；对所述介质层进行各向异性刻蚀，使得暴露的介质层表面低于所述凹陷的底部；进行第二平坦化处理，直至去除残留于所述凹陷内的导电层。上述方法形成的存储器性能提高。

Description

存储器及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储器及其形成方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。
随着集成度的越来越高，3D NAND存储器已经从32层发展到64层、128层，甚至更高的层数。随着存储器层数的提高，会产生越来越多新的问题。例如，目前的存储器经常会出现相邻共源极线之间发生短路的问题，严重影响存储器的性能和可靠性。
如何避免存储器的共源极线之间发生短路，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种存储器及其形成方法，避免存储器的共源极线之间发生短路。
本发明提供一种存储器的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底表面的存储堆叠结构、覆盖所述存储堆叠结构的介质层、贯穿所述介质层以及堆叠结构的共源极槽，所述存储堆叠结构包括阵列区域和围绕所述阵列区域的台阶区域，覆盖所述台阶区域的介质层表面具有凹陷，所述凹陷底部低于覆盖所述阵列区域的介质层表面；形成填充满所述共源极槽且覆盖所述介质层的导电层；对所述导电层进行第一平坦化处理，暴露出所述凹陷以外的介质层的表面；对所述介质层进行各向异性刻蚀，使得暴露的介质层表面低于所述凹陷的底部；进行第二平坦化处理，直至去除残留于所述凹陷内的导电层。
可选的，所述基底的形成方法包括：提供衬底；在所述衬底表面形成具有阵列区域和台阶区域的堆叠结构，所述堆叠结构包括交底堆叠的绝缘层和牺牲层；形成贯穿所述阵列区域的若干沟道孔结构以及贯穿所述台阶区域的若干伪沟道孔结构；形成覆盖所述堆叠结构的介质层；形成贯穿所述介质层和堆叠结构的共源极槽；沿所述共源极槽去除所述牺牲层，在相邻绝缘层之间形成开口；在所述开口内形成控制栅结构；上述步骤产生的应力使得覆盖所述台阶区域的介质层表面产生凹陷，所述凹陷底部低于覆盖所述阵列区域的介质层表面。
可选的，形成填充满所述共源极槽且覆盖所述介质层的导电层包括：形成填充所述共源极槽的第一导电层，所述第一导电层的顶面低于所述介质层的表面；在所述第一导电层表面形成填充于所述共源极槽且覆盖所述介质层表面的第二导电层。
可选的，所述第一导电层材料为多晶硅，所述第二导电层材料为金属。
可选的，采用干法刻蚀工艺对所述介质层进行各向异性刻蚀，刻蚀后的介质层表面与所述共源极槽内的导电层侧壁之间产生一间隙。
可选的，所述介质层包括至少覆盖所述堆叠结构的台阶区域的第一隔离层，以及覆盖所述堆叠结构的阵列区域以及所述第一隔离层的第二隔离层。
本发明的具体实施方式还提供一种存储器，包括：衬底；位于所述衬底表面的存储堆叠结构，所述存储堆叠结构包括阵列区域和围绕所述阵列区域的台阶区域；覆盖所述存储堆叠结构的介质层，覆盖所述存储堆叠结构的阵列区域的介质层具有至少经过各向异性刻蚀后的刻蚀表面，至少部分覆盖所述存储堆叠结构的台阶区域的介质层具有化学机械平坦化处理后的研磨表面；贯穿所述介质层以及所述存储堆叠结构的共源极槽以及填充所述共源极槽的导电层。
可选的，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅结构；所述存储器还包括：贯穿所述存储堆叠结构的阵列区域的若干沟道孔结构以及贯穿所述存储堆叠结构的台阶区域的若干伪沟道孔结构。
可选的，所述导电层包括第一导电层和位于所述第一导电层顶部的第二导电层。
可选的，所述第一导电层材料为多晶硅，所述第二导电层材料为金属。
可选的，覆盖阵列区域的介质层表面与所述共源极槽内的导电层侧壁之间具有一间隙。
可选的，所述介质层包括至少覆盖所述存储堆叠结构的台阶区域的第一隔离层，以及覆盖所述存储堆叠结构的阵列区域以及所述第一隔离层的第二隔离层。
本发明的存储器的形成方法能够完全去除台阶区域上方残留的导电材料，避免相邻共源极线之间发生短路问题，从而提高存储器的性能。
附图说明
图1至图7为本发明一具体实施方式的存储器的形成过程的结构示意图；
图8a为现有技术形成的存储器的共源极线的俯视和剖面示意图；
图8b为本发明一具体实施方式的存储器的共源极线的剖面和俯视示意图。
具体实施方式
如背景技术中所述，现有技术的存储器的共源极线之间容易发生短路。
发明人研究发现，存储器的共源极线之间发生短路的问题，主要在于对填充于共源极沟槽内的导电材料进行平坦化时，顶部会有部分导电材料残留，使得相邻共源极线之间发生短路。
为了解决上述问题，发明人提出一种新的存储器及其形成方法。
下面结合附图对本发明提供的存储器及其形成方法的具体实施方式做详细说明。
请参考图1，提供衬底100，在所述衬底100表面形成具有阵列区域201和台阶区域202的堆叠结构200，所述堆叠结构200包括交底堆叠的绝缘层2001和牺牲层2002。
所述衬底100为半导体衬底，例如单晶硅衬底、单晶锗衬底、绝缘体上硅衬底或绝缘体上锗衬底等。所述衬底100可以具有平坦表面，也可以进行过刻蚀等预处理而具有非平坦表面。本领域技术人员可以根据需求，对衬底100进行各种合理的预处理。
在一个具体实施方式中，所述衬底100可以包括核心区域和***区域，所述***区域用于形成存储器的***电路，所述核心区域用于形成存储器的存储结构。图1中，仅示出了所述衬底100的核心区域，后续在所述核心区域表面形成存储结构。在其他具体实施方式中，所述衬底100用于形成存储器的存储结构，所述存储器的***电路可以形成于另一衬底上。
所述堆叠结构200的形成方法包括：在所述衬底100表面依次交替形成若干年层绝缘层2001和牺牲层2002；然后通过多次刻蚀工艺，在形成的堆叠层边缘形成台阶结构，从而形成具有阵列区域201和台阶区域202的堆叠结构200，所述台阶区域202围绕所述阵列区域201，每一层台阶表面均暴露出部分牺牲层2002的表面。
请参考图2，形成贯穿所述阵列区域201的若干沟道孔结构301以及贯穿所述台阶区域202的若干伪沟道孔结构302；形成覆盖所述堆叠结构200的介质层400。
所述介质层400包括第一隔离层401和第二隔离层402。在一个具体实施方式中，首先形成至少覆盖所述堆叠结构200的台阶区域202的第一隔离层401，使得所述阵列区域201和台阶区域202的顶部保持齐平，以便后续在所述堆叠结构200上方形成由于定义沟道孔结构和伪沟道孔结构的掩膜层。
所述沟道孔结构301和所述伪沟道孔结构302的形成方法包括：通过刻蚀工艺，形成贯穿所述阵列区域201的沟道孔，以及贯穿所述第一隔离层401和台阶区域202的伪沟道孔；在所述沟道孔以及所述伪沟道孔内形成覆盖孔侧壁的功能层3011以及位于功能层3011表面且填充满沟道孔和伪沟道孔的沟道介质层3012；去除伪沟道孔内的功能层以及沟道介质层，在所述伪沟道孔内填充支撑材料，形成伪沟道孔结构302。所述支撑材料可以为氧化硅、氮氧化硅等绝缘材料。在形成所述功能层3011和够到截止层3012之前，还包括在所述沟道孔底部的衬底100表面形成外延半导体层(图中未示出)。所述功能层3011包括氧化硅-氮化硅-氧化硅的堆叠材料层、以及位于堆叠材料层与所述沟道介质层3012之间的多晶硅沟道层。
在其他具体实施方式中，也可以先在所述伪沟道孔内填充支撑材料，再在所述沟道孔内形成所述功能层3011和沟道介质层3012；或者，先在所述沟道孔内形成所述功能层3011和沟道介质层3012，再在所述伪沟道孔内填充支撑材料。
该具体实施方式中，在所述伪沟道孔内填充的支撑材料还覆盖所述堆叠结构200以及第一隔离层401，并通过平坦化工艺，形成表面齐平的第二隔离层402。所述第一隔离层401和第二隔离层402作为覆盖所述堆叠结构200的介质层400。
该具体实施中，在所述阵列区域201和台阶区域202内均形成所述伪沟道孔结构302。
请参考图3，形成贯穿所述介质层400和堆叠结构的共源极槽500；沿所述共源极槽500去除所述牺牲层2002，在相邻绝缘层2001之间形成开口；在所述开口内形成控制栅结构600。
所述共源极槽500侧壁暴露出牺牲层2002(请参考图2)，以湿法刻蚀工艺去除所述牺牲层2002。在去除所述牺牲层2002的过程中，所述沟道孔结构301和伪沟道孔结构302起到支撑作用，避免由于相邻绝缘层2001之间形成开口而整个结构发生倒塌。
形成所述开口之后，形成位于所述开口内的控制栅结构600，从而形成绝缘层2001与所述控制栅结构600交替堆叠的存储堆叠结构210。所述控制栅结构600包括：依次形成覆盖所述开口内壁表面的栅介质层以及填充开口的控制栅极层。
所述栅介质层的材料可以为氧化锆、氧化铪、氧化铝等高K介电材料中的至少一种，所述控制栅极层的材料可以为钨、铜、银等金属电极材料。
在形成所述共源极槽500之后，还包括对所述共源极槽500底部的衬底100进行掺杂，在所述衬底100内形成共源极。
所述沟道孔结构301与伪沟道孔结构302相比，沟道孔结构301内填充的材料层密度较大，特别是功能层的材料密度和硬度更大，因此使得所述沟道孔结构301的支撑效果优于伪沟道孔结构302的支撑效果。在去除牺牲层2001以及形成控制栅结构600的过程中，由于伪沟道孔结构302的支撑强度较弱，使得台阶区域202会产生朝向衬底100表面的形变，使得覆盖所述台阶区域202的介质层400表面产生凹陷403，所述凹陷403底部低于覆盖所述阵列区域201的介质层400表面。所述台阶区域202的介质层400可以整体发生凹陷，从而形成一围绕所述阵列区域201的凹陷403，或者也可以仅仅是台阶区域202上方出现局部的一个或多个独立的凹陷403。
请参考图4，形成填充满所述共源极槽500且覆盖所述介质层400的导电层。
在形成所述导电层之前，还包括在所述共源极槽500侧壁形成隔离侧墙501，以隔离所述导电层与所述控制栅结构。
该具体实施方式中，所述导电层的形成方法包括：形成填充所述共源极槽500(请参考图3)的第一导电层701，所述第一导电层701的顶面低于所述介质层400的表面；在所述第一导电层701表面形成填充于所述共源极槽500且覆盖所述介质层400表面的第二导电层702。
可以在形成填充满所述共源极槽500的第一导电层材料后，通过对所述第一导电层材料顶部进行回刻蚀，从而形成顶面低于所述介质层400表面的第一导电层701。
该具体实施方式中，所述第一导电层701的材料为多晶硅，第二导电层702的材料为钨；在其他具体实施方式中，所述的第二导电层702的材料还可以为铜、银、金等其他金属材料，以降低所述导电层顶部与其他导电接触部连接的接触电阻，而且所述导电层部分采用多晶硅，可以降低成本。
在其他具体实施方式中，所述导电层的形成方法还可以包括：向所述共源极沟槽500内填充导电材料，所述导电材料还覆盖所述介质层400，即所述导电层仅采用一种导电材料。所述导电材料可以为多晶硅、钨、铜、银、金等导电材料中的至少一种。所述导电层仅采用一种导电材料，可以减少工艺步骤。
请参考图5，对所述第二导电层702进行第一平坦化处理，暴露出所述凹陷403处以外的介质层400的表面。
采用化学机械研磨方式，对所述第二导电层702进行平坦化。由于所述凹陷403位于所述台阶区域202上方，而台阶区域202面积小于阵列区域201的面积(附图中仅示出了部分阵列区域)，而所述凹陷403占据面积小于或等于台阶区域面积，因此，介质层400表面平坦的部分面积较大。当平坦化过程接触到介质层400表面时，能够及时侦测到研磨终点位置，停止研磨。
由于台阶区域202上方凹陷403的底面低于介质层400的表面，因此，在第一平坦化处理后，所述台阶区域202上方的凹陷403内还残留部分第二导电层702a。
请参考图6，对所述介质层400进行各向异性刻蚀，使得暴露的介质层400表面低于所述凹陷403的底部。
可以采用干法刻蚀工艺对所述介质层400进行各向异性刻蚀，刻蚀过程对所述介质层400具有较高的刻蚀选择性，对凹陷403内残留的第二导电层702a以外暴露的第二隔离层402进行刻蚀，直至刻蚀后暴露的第二隔离层402的表面低于所述凹陷403的底部。
所述残留的第二导电层702a以及阵列区域201内的部分第二导电层702b均凸起于所述刻蚀后暴露的第二隔离层402表面。
由于所述各向异性刻蚀的高选择性以及在第二导电层702b侧壁对于刻蚀离子的反射作用会加速位于第一导电层701或第二导电层702b侧壁的第二隔离层402的隔离侧墙501以及第二隔离层402的刻蚀速率，从而使得刻蚀后的介质层第二隔离层402表面与所述共源极槽内的导电层侧壁之间产生一间隙703。
请参考图7，进行第二平坦化处理，直至去除残留于所述凹陷403内的第二导电层702a(请参考图6)。
采用化学机械研磨工艺对所述残留的第二导电层702a进行第二平坦化处理，去除高于第二隔离层402平面的凸起部分。由于暴露的第二隔离层402a的表面低于所述凹陷403的底面，因此，所述第二平坦化处理能够将残留的第二导电层702a完全去除。
由于所述第二平坦化处理的初始研磨对象为残留的第二导电层702a，而研磨停止位置为第二隔离层402a，材料层变化明显，因此，能够及时侦测到研磨终点，停止研磨。
为了使得剩余的第二隔离层402a的厚度足够，在形成最初的第二隔离层402时，可以适当形成厚度较大的第二隔离层402。例如，需要保留的第二隔离层402a的厚度为
Figure BDA0002098082860000081
左右，而通常形成的凹陷403深度为
Figure BDA0002098082860000082
那么最初形成的第二隔离层402的厚度可以略大于
Figure BDA0002098082860000083
而如果在第二平坦化处理之前，不进行所述各项异性刻蚀工艺，直接采用化学研磨工艺来去除残留的第二导电层702a时，由于研磨对象大部分为第二隔离层402，而第二导电层702a占的面积较小，因此，在到达研磨终点时，研磨对象的材料变化不明显，因此很难准确侦测到研磨终点，容易造成过研磨或者无法将凹陷403内的第二导电层702a完全去除的问题。
所述第一导电层701及其顶部剩余的部分第二导电层702c构成共源极线。
请参考图8a和图8b，图8a为现有技术形成的共源极线801的俯视图(图8a中左侧图)以及纵向剖面图(图8a中右侧图)，共源极线801与侧壁的介质层之间紧密贴合。图8b为采用本发明的方法形成的共源极线802的俯视图(图8b中左侧图)以及纵向剖面图(图8b中右侧图)，共源极线802与侧壁的介质层之间具有一间隙803。
上述方法能够完全去除台阶区域上方残留的导电材料，避免相邻共源极线之间发生短路问题。
本发明的具体实施方式，还提供一种上述方法形成的存储器。
请参考图7，所述存储器包括：衬底100；位于所述衬底100表面的存储堆叠结构210，所述存储堆叠结构210包括阵列区域201和围绕所述阵列区域201的台阶区域202；覆盖所述存储堆叠结构210的介质层400，其中，覆盖所述存储堆叠结构210的阵列区域201的介质层400具有至少经过各向异性刻蚀后的刻蚀表面，至少部分覆盖所述存储堆叠结构210的台阶区域202的介质层400具有化学机械平坦化处理后的研磨表面；贯穿所述介质层400以及所述存储堆叠结构210的共源极槽以及填充所述共源极槽的导电层。
所述存储堆叠结构210包括交替堆叠的绝缘层2001和控制栅结构600。所述绝缘层2001的材料可以为氧化硅、氮氧化硅等绝缘介质材料；所述控制栅结构600包括栅介质材料层以及控制栅电极层。
所述存储器还包括：贯穿所述存储堆叠结构210的阵列区域201的若干沟道孔结构301以及贯穿所述存储堆叠结构210的台阶区域202的若干伪沟道孔结构302。所述沟道孔结构301包括位于侧壁的功能层3011以及沟道介质层3012。
所述共源极槽内的导电层作为共源极线，包括第一导电层701和位于所述第一导电层701顶部的第二导电层702c。
所述第一导电层701材料为多晶硅，所述第二导电层702c材料为金属。在其他具体实施方式中，所述共源极槽内的导电层还可以仅为一种材料，例如多晶硅、铜、银、金等导电材料中的任意一种。
所述介质层400包括至少覆盖所述存储堆叠结构210的台阶区域202的第一隔离层401，以及覆盖所述存储堆叠结构210的阵列区域201以及所述第一隔离层401的第二隔离层402。
覆盖阵列区域201的第二隔离层402表面与所述共源极槽内的第二导电层702c侧壁之间具有一间隙703，该间隙703是由于对所述第二隔离层402进行选择性刻蚀造成的。
上述存储器的覆盖所述存储堆叠结构的介质层表面平坦，且未有连接共源极槽内的导电层的导电材料，因此能够避免相邻共源极线之间发生短路，从而提高存储器的可靠性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种存储器的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、位于所述衬底表面的存储堆叠结构、覆盖所述存储堆叠结构的介质层、贯穿所述介质层以及堆叠结构的共源极槽，所述存储堆叠结构包括阵列区域和围绕所述阵列区域的台阶区域，覆盖所述台阶区域的介质层表面具有凹陷，所述凹陷底部低于覆盖所述阵列区域的介质层表面；
形成填充满所述共源极槽且覆盖所述介质层的导电层；
对所述导电层进行第一平坦化处理，暴露出所述凹陷以外的介质层的表面；
对暴露的所述介质层进行各向异性刻蚀，使得暴露的所述介质层表面低于所述凹陷的底部；
进行第二平坦化处理，直至去除残留于所述凹陷内的导电层。
2.根据权利要求1所述的存储器的形成方法，其特征在于，所述基底的形成方法包括：
提供衬底；
在所述衬底表面形成具有阵列区域和台阶区域的堆叠结构，所述堆叠结构包括交底堆叠的绝缘层和牺牲层；
形成贯穿所述阵列区域的若干沟道孔结构以及贯穿所述台阶区域的若干伪沟道孔结构；
形成覆盖所述堆叠结构的介质层；
形成贯穿所述介质层和堆叠结构的共源极槽；
沿所述共源极槽去除所述牺牲层，在相邻绝缘层之间形成开口；
在所述开口内形成控制栅结构；
上述步骤产生的应力使得覆盖所述台阶区域的介质层表面产生凹陷，所述凹陷底部低于覆盖所述阵列区域的介质层表面。
3.根据权利要求1所述的存储器的形成方法，其特征在于，形成填充满所述共源极槽且覆盖所述介质层的导电层包括：形成填充所述共源极槽的第一导电层，所述第一导电层的顶面低于所述介质层的表面；在所述第一导电层表面形成填充于所述共源极槽且覆盖所述介质层表面的第二导电层。
4.根据权利要求3所述的存储器的形成方法，其特征在于，所述第一导电层材料为多晶硅，所述第二导电层材料为金属。
5.根据权利要求1所述的存储器的形成方法，其特征在于，采用干法刻蚀工艺对所述介质层进行各向异性刻蚀，刻蚀后的介质层表面与所述共源极槽内的导电层侧壁之间产生一间隙。
6.根据权利要求1所述的存储器的形成方法，其特征在于，所述介质层包括至少覆盖所述堆叠结构的台阶区域的第一隔离层，以及覆盖所述堆叠结构的阵列区域以及所述第一隔离层的第二隔离层。
7.一种存储器，其特征在于，包括：
衬底；
位于所述衬底表面的存储堆叠结构，所述存储堆叠结构包括阵列区域和围绕所述阵列区域的台阶区域；
覆盖所述存储堆叠结构的介质层，覆盖所述存储堆叠结构的阵列区域的介质层具有至少经过各向异性刻蚀后的刻蚀表面，至少部分覆盖所述存储堆叠结构的台阶区域的介质层具有化学机械平坦化处理后的研磨表面；
贯穿所述介质层以及所述存储堆叠结构的共源极槽以及填充所述共源极槽的导电层。
8.根据权利要求7所述的存储器，其特征在于，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅结构；所述存储器还包括：贯穿所述存储堆叠结构的阵列区域的若干沟道孔结构以及贯穿所述存储堆叠结构的台阶区域的若干伪沟道孔结构。
9.根据权利要求7所述的存储器，其特征在于，所述导电层包括第一导电层和位于所述第一导电层顶部的第二导电层。
10.根据权利要求9所述的存储器，其特征在于，所述第一导电层材料为多晶硅，所述第二导电层材料为金属。
11.根据权利要求7所述的存储器，其特征在于，覆盖阵列区域的介质层表面与所述共源极槽内的导电层侧壁之间具有一间隙。
12.根据权利要求7所述的存储器，其特征在于，所述介质层包括至少覆盖所述存储堆叠结构的台阶区域的第一隔离层，以及覆盖所述存储堆叠结构的阵列区域以及所述第一隔离层的第二隔离层。
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