CN102201819B - 采用cpld设计的dds短波发射机用频率合成源 - Google Patents

Abstract

本发明是采用CPLD设计的DDS短波发射机用频率合成源，它主要由直接数字合成电路、高速DAC变换电路、跟踪滤波与增益控制电路、控制器及锁相晶振源组成，其中：高速DAC变换电路将直接数字合成电路输出的频率数据变換成正弦频率信号；跟踪滤波电路滤除高速DAC变换电路中的杂散与谐波分量，增益控制电路使直接数字合成电路在频率范围内保持幅度稳定的输出；控制器包括微处理器和微机，微处理器通过其接口电路连接微机，并通过上位机实现频率的设置与工作方式的转换；锁相晶振源产生超高频高稳时钟源信号，作为该频率合成源的时钟信号。本发明具有频率精度及分辨率高，频率信号切换时间短，输出幅度恒定，电路简洁且可靠性高等优点。

Description

采用CPLD设计的DDS短波发射机用频率合成源

技术领域

本发明涉及频率合成器技术领域，特别是一种基于复杂可编程器件（CPLD）采用直接数字频率合成技术的短波波段发射机用频率合成信号源。

背景技术

目前，在短波无线发射机中，需要频率合成源产生所需的1.5MHz～30MHz的短波频率激励信号，其特性直接关系到短波无线发射机的性能指标。现在，随着短波通信设备的大量使用，信道越来越拥挤，干扰日益增多，造成电磁环境的不断恶化，我们要求频率合成源噪声更低、杂散更小。另外，跳频等短波通信新技术的发展也对频率扫描的范围及其切换速度等性能指标提出了更高的要求。我们希望合成信号源的输出频率捷变，频段范围尽量宽。

采用锁相频率合成电路，会易受频率间隔和频率转换时间的限制，很难满足跳频通信对输出频率捷变和高速切换的要求；采用直接数字频率合成器，具有频率切换速度快的特点，可达到数十纳秒量级，但是专用DDS芯片由于其内部结构固定，且一般采用串口设置，在某些情况下使用不方便。

直接数字频率合成器首先对需要产生的波形进行采样，将采样值数字化后存入正弦波形存贮器，而后再通过相位累加器查表将数据读出，再经过高速DAC转换器转换成阶梯正弦模拟量。专用DDS集成芯片将高速DAC转换器集成在芯片内部，采用FPGA等可编程器件设计的DDS频率合成电路需专用高速DAC转换器芯片，增加了***的复杂性和成本。

DAC转换器输出为阶梯正弦模拟量，需滤波器平滑DAC转换器的输出，以滤除不必要的杂散和谐波信号。在一般专用DDS集成芯片的典型应用中，所推荐的滤波器为宽带低通或宽带带通滤波器。宽带低通滤波器的频率上限取决于DDS输出频率的上限，如果带通滤波器的带宽超过了输出频率的倍频程，它们对高速DAC转换器输出的杂散和谐波信号基本上无能为力，特别在输出频率较高时采样点很少，此时滤波特能会非常差。若采用频率跟踪窄带选频滤波，由于其具有很高的Q值，谐振点始终位于中心频率点，将能从根本上解决宽带低通滤波器滤波性能不好的问题。图4分别给出了宽带带通滤波与跟踪窄带选频滤波的特性，显然，跟踪窄带选频滤波的特性远优于前者。

发明内容

本发明所要解决的技术问题是：提供一种采用CPLD设计的DDS短波发射机用频率合成源，以解决上述现有技术存在的问题。

本发明解决其技术问题采用以下的技术方案：

本发明提供的DDS短波发射机用频率合成源，是一种采用CPLD设计的DDS短波发射机用频率合成源，该频率合成源主要由直接数字合成电路、高速DAC变换电路、跟踪滤波与增益控制电路、控制器及锁相晶振源组成，其中：高速DAC变换电路将直接数字合成电路输出的频率数据变換成正弦频率信号；跟踪滤波与增益控制电路滤除高速DAC变換电路中的杂散与谐波分量，增益控制电路使频率合成源在频率范围内保持幅度稳定的输出；控制器包括微处理器和微机，由微处理器实现频率的设置与工作方式的操作，或者微处理器通过微机接口电路连接微机，并通过上位机实现频率的设置与工作方式的转換；锁相晶振源产生超高频高稳时钟源信号，作为该频率合成源的时钟信号。

所述直接数字频率合成器由以电信号依次连接的数据寄存器、相位累加器和正弦波形查询表组成，其中：数据寄存器产生并行或串行的频率控制字，通过查询正弦波形查询表，获得对应的频率控制数据，该频率控制数据通过数据寄存器并行输入至相位累加器。

所述相位累加器，其位数依据直接数字频率合成器所要求的分辨率灵活选取。

控制器输出的频率控制字并行或串行的输入至数据寄存器，数据寄存器存储的频率控制数据并行输入至相位累加器，通过查询正弦波形查询表，获得对应的阶梯正弦波形。

所述高速DAC变换电路由以电信号依次连接的寄存器与位切换开关、R—2R电阻网络及缓冲放大器组成。

所述跟踪滤波与增益控制电路主要由以电信号依次连接的输入波段电模拟开关、分波段切換跟踪滤波放大器与增益控制电路、输出波段电模拟开关、宽带缓冲放大器及幅度捡测电路组成。

所述跟踪滤波与增益控制电路，其采用分波段切換电路将高速DAC变換电路输出的频率范围切換成四个波段，每波段先经波段滤波器滤波，再经跟踪选频放大电路放大，使正弦阶梯频率信号中的杂散与谐波成份消除，然后利用增益控制电路使输出的频率范围内的输出幅度稳定。

所述锁相晶振源由以电信号依次连接的鉴相器、CPLD设计的可变分频器、外接环路滤波器及超高频谐波晶体振荡器组成。

所述锁相晶振源采用10MHz温补晶振，通过相位锁定环路锁定超高频谐波晶振。

所述10MHz温补晶振可接受外输入高稳10MHz信号的同步控制，使己锁定超高频谐波晶体振荡器的输出达到很高的频率稳定度。

本发明提供的上述DDS短波发射机用频率合成源，其在工作于1.5MHz～30MHz的短波频率激励信号的短波无线发射机中使用。

本发明与现有技术相比具有以下主要的优点：

1. 采用CPLD设计的直接数字频率合成电路，兼顾了直接数字频率合成器专用集成芯片所具有的频率切换速度快及复杂可编程器件灵活、控制方便的双重特点。

2. 基于CPLD的高速DAC电路，省去了专用DAC集成芯片，存贮单元选择灵活，功耗低，响应速度快，且大大降低了成本和电路的复杂性。

3. 所设计的跟踪滤波选频放大电路，真正做到每个频率点都处于最佳的谐振状态，显著的消除正弦阶梯频率信号中的杂散与谐波成份，大大提高了输出频率信号的频谱纯度。

4. 所设计的增益控制放大电路大大提髙了输出信号的幅频特性，减小了输出频率范围内的不平坦度。

5. 锁相晶振源选用10MHz温补晶振，通过相位锁定环路锁定超高频谐波晶振。同时外输入高稳10MHz时钟信号还可同步控制10MHz温补晶振，可使己锁定超高频谐波晶体振荡器的输出达到很高的频率稳定度。

6. 所设计的控制器与微机接口电路，易于实现频率的设置与工作方式的转换，且功能升级方便。

7. 工作于短波发射机1.5MHz～30MHz频率范围內，输出具有低相噪，达到了-90dBc/Hz（10kHz偏移），比未采用窄带跟踪选频滤波电路的同频段DDS频率合成器提高了20dB以上，非常适用于作为短波波段发射机的载波源。

8. 采用高性能温补晶体振荡器锁定的超高频谐波晶振，在频率为140MHz时，测噪声水平达到-120dBc/Hz（lkHz偏移），将其作为参考频率供给DDS芯片。

总之，本发明工作稳定可靠且功耗低，分辨率高，实现了输出频率的捷变和高速切换，特别是大大减少了输出杂散和谐波分量。

附图说明

图1为本发明的结构框图。

图2为本发明的高速DAC变换的电路结构图。

图3为本发明的笫三波段的工作原理图。

图4为本发明的窄带跟踪滤波器与宽带带通滤波器的特性比较图。

图5为本发明的具体结构框图。

具体实施方式

下面结合实施例及附图对本发明作进一步说明。 

本发明提供的采用CPLD设计的DDS短波发射机用频率合成源，其结构如图5所示：包括直接数字合成电路，高速DAC变换电路，跟踪滤波与增益控制电路，锁相晶振源，控制器。其中：图5中虚框（1）为由复杂可编程器件设计的直接数字频率合成器（DDS），它由以电信号依次连接的数据寄存器、相位累加器和正弦波形查询表组成。虚框（2）为由复杂可编程器件设计的高速DAC变换电路，参考图2，它由以电信号依次连接的寄存器与位切换开关、R—2R电阻网络及缓冲放大器组成。虚框（3）为跟踪滤波与增益控制电路，参考图3，它由以电信号依次连接的输入波段电模拟开关、分波段跟踪滤波放大器与增益控制、输出波段电模拟开关、宽带缓冲放大器及幅度捡测等组成。虚框（4）为锁相晶振源，它由以电信号依次连接的鉴相器、CPLD设计的可变分频器、外接环路滤波器及超高频谐波晶体振荡器组成。虚框（5）为控制器，包括微处理器和微机，微处理器的接口电路包括键盘、显示、D/A1与 D/A2、A/D、串口电路等；微机可通过串口电路或USB 实现对微处理器的操作。

所述的直接数字合成电路是由复杂可编器件CPLD设计的。参见图1和图5，它包括数据寄存器、相位累加器、正弦波形查询表等部分。其中数据寄存器存储频率控制数据（频率控制字），具有串行/并行数据输入功能，串行输入来自控制器或微机，并行数据来自CPLD，可实现快速跳频功能。数据寄存器的频率控制数据并行输入至相位累加器，由CPLD设计的相位累加器的位数可依据频率合成器所要求的分辨率灵活选取。相位累加器输出序列的高m位并行输入至由CPLD设计的正弦波形查询表，正弦波形查询表的存貯容量综合考虑了DDS精度、误差、及占用资源等因素，一般选用256或512位存储单元。其中并行输入相位累加器电路需要并行多少位，由时钟频率和分辨率决定。

所述相位累加器电路的结构如图2中add28所示。因DDS的工作频率取决于所选用的CPLD，若从性价比考虑选择通用CPLD，为了保证工作的可靠性，应使CPLD工作在200MHz以下，

若，，为最小分辩率，则可计算出分辩率为：Hz。

所述正弦波形存储器电路的结构如图3中Sin256所示，显然存储器单元越大，采样点越多则分辨率越高。但是此结论只在较低频率时有效，当频率很高时，大多数样值被舍弃。因此折衷选择256字节存储器单元，每字节八位二进制，共八位地址线八位数据线。正弦波形存储器与并行输入相位累加器的高八位并行连接，其他位被舍弃。

上述的CPLD可以是ALTERA公司的MAXⅡ系列的CPLD，也可以是XILINX或其它公司的CPLD。

所述的高速DAC变换电路如图2和图3所示，它给出了由CPLD设计的一个8位高速DAC变換电路的结构。图中的DAC256即为CPLD设计的高速数据缓冲寄存器及高速位切換开关，它们工作频率与所选用的CPLD工作频率相当，完全能满足短波发射机频率合成源对DAC转换电路的要求。外接的高精度参考电压源及低误差R-2R电阻网络受位切換开关的控制，其输出经高速运箅放大器缓冲放大后输出，将正弦波形查询表的频率数据变換成正弦阶梯频率信号输出。

R-2R电阻网络中的电阻取值越小，则响应速度越高，但对参考电压源的要求就越高。R-2R电阻网络的接入受高速位切換开关的控制，其输出经高速运箅放大器缓冲放大后输出，将正弦波形查询表的频率数据变換成正弦阶梯频率信号输出。显然输出中除正弦基频信号处，还包含了许多杂散和谐波分量，需由滤波电路滤除。

本发明所述的跟踪滤波与增益控制电路，由输入分波段切换开关、波段宽带滤波器、跟踪选频、与增益控制放大电路等组成。图3中给出了笫三波段的跟踪滤波与增益控制电路，完整的电路组成如图5所示：将1.5MHz～30MHz的频率范围切換成四个波段，波段切换电路采用高速模拟开关，其中笫一波段的频率范围为1.5MHz～8MHz，由于其频率较低，采样点较多，故椭圆函数滤波器即可获得理想的输出波形。笫二～四波段的频率范围分別为8MHz～12MHz，12MHz～19MHz和19MHz～30MHz，其频率复盖系数小于1.6，故容易采用压控跟踪滤波电路。

所述增益控制电路参考图3和图5，由CPLD设计的DDS及高速DAC变換电路及放大电路等都具有一定的幅频特性，产生失真。增益控制电路根据***的幅频特性，由频率控制字及信号输出端的幅度检测电路（检波及ADC转换电路），通过控制器的DAC给出增益控制电压，有效的补偿幅频特性误差，使1.5MHz～30MHz的频率范围内的输出幅度稳定。

所述的跟踪滤波与增益控制电路，其工作过程是：先将高速DAC变換电路输出的二～四波段分别经宽带缓冲放大器滤波，再经各自的跟踪选频放大电路放大。跟踪压控调谐电压取自控制器的DAC输出，其输出电压大小由频率控制字决定，输出电压控制回路的变容二极管，使跟踪选频放大电路处于最佳调谐状态。通过这样处理后，能有效消除正弦阶梯频率信号中的杂散与谐波成份。增益控制电路根据***的幅频特性，由频率控制字通过另一DAC给出增益控制电压，有效的补偿幅频特性误差，使1.5MHz～30MHz的输出频率范围内的输出幅度稳定。

所述的跟踪滤波电路实际上是一增益可控的选频放大器，选用的放大器件为双栅场效应管3SK223，也可采用类似型号，非常方便利用笫二栅极进行幅度控制。所述的宽带缓冲放大器选用AD603，也可采用类似型号，也非常方便进行增益控制。

所述的锁相晶振源，可选用10MHz温补晶振，参见图5，由外接鉴相器、CPLD设计的可变分频器、外接环路滤波器及超高频谐波晶体振荡器组成的锁相环路锁定超高频谐波晶振，其锁定超高频谐波晶振方法是：通过由鉴相器、可变分频器、环路滤波器及超高频谐波晶体振荡器组成的相位锁定环路，由温补晶振输出的高稳10MHz信号，作为参考源锁定超高频谐波晶振，可使10MHz晶振与超高频谐波晶振特性互补。同时10MHz晶振还可受外输入高稳10MHz时钟信号的同步控制，己锁定超高频谐波晶体振荡器的输出可以达到很高的频率稳定度，作为本发明的主时钟信号。

所述的锁相环路可采用锁相芯片74LVC4046，也可采用上述CPLD设计，可预置分频器由可编程器件完成，超高频谐波晶体振荡器及缓冲电路采用门电路74LVC04。

所述的控制器主要用来配置由CPLD设计的数据寄存器中的频率控制字及其工作方式、波段转换控制、压控窄带跟踪调谐、增益控制电压及输出幅度检测电路等。通过修改CPLD中的数据寄存器的频率控制字，***可以获得1.5MHz～30MHz频率范围內任意频率的合成输出。该控制器是ATMEL公司的AT91RM9200或是其他单片机，也可选用ARM单片机。

所述的接口电路，参见图5，主要有：键盘输入、液晶显示、波段控制、跟踪滤波压控DAC、增益控制DAC、输出幅度检测及串口电路等。其中键盘输入与液晶显示设置工作频率及方式并给出显示; 跟踪滤波压控DAC根据频率控制字给出对应的压控电压，使跟踪滤波电路始终处于最佳调谐状态;增益控制DAC与输出幅度捡测电路可同时根据频率控制字及输出幅度大小，通过控制增益控制DAC的输出电压，使输出高频信号在整个输出频率范围内保持幅度－定。

所述的微机，其通过接口电路连接控制器（图1和图5），由上位机软件界面实现频率的设置与工作方式的转換。

本发明提供的上述实施例，是基于复杂可编程器件（CPLD）的直接数字频率合成（DDS）技术，它所设计的直接数字频率合成电路，兼顾了直接数字频率合成器所具有频率切换速度快及复杂可编程器件灵活方便的特点，特别是采用自创的基于CPLD的高速DAC电路，省去了专用DAC集成芯片合成出存储在存储器内的波形。参见图4，采用分波段跟踪选频滤波器滤波，能有效消除正弦阶梯频率信号中的杂散与谐波成份，使输出波形非常完美。此外，根据频率控制字并结合输出幅度的波动，通过输出增益控制电压，能有效的补偿DDS幅频特性误差，使其频率范围内的输出幅度稳定。

以上所述，仅为本发明的较佳实施例，并非对本发明的结构作任何形式上的限制。凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均仍属于本发明的技术方案的范围内，本发明的技术方案也可用于短波接收机的本振信源其他用途的DDS合成信号源。

Claims (8)

1. 一种DDS短波发射机用频率合成源，其特征是一种采用CPLD设计的DDS短波发射机用频率合成源，该频率合成源主要由直接数字合成电路、高速DAC变换电路、跟踪滤波与增益控制电路、控制器及锁相晶振源组成，其中：高速DAC变换电路将直接数字合成电路输出的频率数据变換成正弦频率信号；跟踪滤波与增益控制电路滤除高速DAC变换电路中的杂散与谐波分量，增益控制电路使频率合成源在频率范围内保持幅度稳定的输出；控制器包括微处理器和微机，由微处理器实现频率的设置与工作方式的操作，或者微处理器通过微机接口电路连接微机，并通过上位机实现频率的设置与工作方式的转換；锁相晶振源产生超高频高稳时钟源信号，作为该频率合成源的时钟信号；所述高速DAC变换电路由以电信号依次连接的寄存器与位切换开关、R—2R电阻网络及缓冲放大器组成；所述跟踪滤波与增益控制电路主要由以电信号依次连接的输入波段电模拟开关、分波段切换跟踪滤波放大器与增益控制电路、输出波段电模拟开关、宽带缓冲放大器及幅度检测电路组成；所述DDS、CPLD、DAC分别是直接数字合成、复杂可编程器件、数/模变换的英文缩写。

2.根据权利要求1所述的DDS短波发射机用频率合成源，其特征是所述直接数字频率合成器由以电信号依次连接的数据寄存器、相位累加器和正弦波形查询表组成，其中：数据寄存器产生并行或串行的频率控制字，通过查询正弦波形查询表，获得对应的频率控制数据，该频率控制数据通过数据寄存器并行输入至相位累加器。

3.根据权利要求2所述的DDS短波发射机用频率合成源，其特征是所述相位累加器，其位数依据直接数字频率合成器所要求的分辨率灵活选取。

4.根据权利要求1所述的DDS短波发射机用频率合成源，其特征是所述跟踪滤波与增益控制电路，其采用分波段切换电路将高速DAC变换电路输出的频率范围切换成四个波段，每波段先经波段滤波器滤波，再经跟踪选频放大电路放大，使正弦阶梯频率信号中的杂散与谐波成份消除，然后利用增益控制电路使输出的频率范围内的输出幅度稳定。

5.根据权利要求1所述的DDS短波发射机用频率合成源，其特征是所述锁相晶振源由以电信号依次连接的鉴相器、CPLD设计的可变分频器、外接环路滤波器及超高频谐波晶体振荡器组成。

6. 根据权利要求5所述的DDS短波发射机用频率合成源，其特征是所述锁相晶振源采用10MHz温补晶振，通过相位锁定环路锁定超高频谐波晶振。

7. 根据权利要求6所述的DDS短波发射机用频率合成源，其特征是所述10MHz温补晶振接受外输入高稳10MHz信号的同步控制，使己锁定超高频谐波晶体振荡器的输出达到频率稳定度。

8. 权利要求1至7中任一权利要求所述DDS短波发射机用频率合成源的用途，其特征是所述频率合成源在工作于1.5MHz～30MHz的短波频率激励信号的短波无线发射机中使用。

Images