CN201063116Y

CN201063116Y - 任意波形低频信号源

Info

Publication number: CN201063116Y
Application number: CNU2007201020879U
Authority: CN
Inventors: 耿肇英; 李俊红
Original assignee: Hebei Normal University
Current assignee: Hebei Normal University
Priority date: 2007-07-30
Filing date: 2007-07-30
Publication date: 2008-05-21
Anticipated expiration: 2017-07-30

Abstract

本实用新型涉及一种任意波形低频信号源，它在现有的直接数字合成技术的基础上改进而成的，其主要改进点是采用用小规模集成电路搭建的DDS用相位累加器。所述的直接数字合成用相位累加器由频率控制字锁存器、12位地址加法器、12位地址锁存器、波形存储器、波形数据锁存器组成。本实用新型的有益效果如下：具有低价、高速的特点，并能提供任意波形；本实用新型的设计思想及具体电路可广泛应用于FPGA和CPLD设计中；可以为大学电工电子实验室提供廉价的实验仪器。

Description

任意波形低频信号源

技术领域

本实用新型涉及一种任意波形低频信号源，是一种具有用小规模集成电路搭建的直接数字合成(DDS：Direct Digital Synthesis)用相位累加器的任意波形低频信号源，属于仪器、仪表技术领域。

背景技术

虚拟信号源是在微机的控制下，能对通过计算或存储得到的一系列数据，经过D/A变换后输出所需的任意波形信号的虚拟仪器。

目前产生低频信号的主要方法有直接模拟法和直接数字法两种。

直接模拟法一般都是由自由振荡器产生原始波形，然后经过转换电路将原始波形转换成其他波形，所需要的波形要经过放大和衰减后输出，显然这种方式产生的波形种类有限，每增加一种波形，都要增加相应的转换电路，整个电路变得很复杂，最重要的是要产生用户所需要的任意的复杂波形几乎是不可能的。

直接数字法是采用直接数字合成(DDS：Direct Digital Synthesis)技术实现信号的方法，可以产生所需要的任意的复杂波形，相位累加器是DDS虚拟信号源电路的核心部分。DDS技术具有频率转换速度快、频率分辨率高、易于控制等突出特点。该技术近年来发展得很快，但是其相位累加器集成于芯片内部，无法了解其具体电路的实现过程，这对于用户应用限制很大，比如无法直接在目前广泛应用的FPGA、CPLD中使用。常用DDS芯片AD9851的相位累加器既是如此。

目前使用的直接数字合成技术输出的波形有限，比如常用的DDS芯片AD9851只能输出方波或正弦波。

发明内容

本实用新型所要解决的技术问题是提供一种具有用小规模集成电路搭建的DDS用相位累加器的任意波形低频信号源。

本实用新型解决其技术问题所采用的技术方案：

本实用新型是在现有的直接数字合成技术的基础上改进而成的，其主要改进点是采用用小规模集成电路搭建的DDS用相位累加器。

本实用新型的具体技术方案如下：

本实用新型包括有单片机控制电路、低频滤波及放大电路；其特征在于它还包括有信号源电路；单片机控制电路的输出端接信号源电路的输入端，信号源电路的输出端接低通滤波及放大电路的输入端，低通滤波及放大电路的输出端接本信号源的信号输出端；所述的信号源电路由用小规模集成电路搭建的直接数字合成用相位累加器、D/A转换器、8位三态数据缓冲器、参考时钟电路、通道选择器组成；所述的直接数字合成用相位累加器由频率控制字锁存器、12位地址加法器、12位地址锁存器、波形存储器、波形数据锁存器组成，频率控制字锁存器的输入端通过数据总线接单片机控制电路中的单片机的P0口，频率控制字锁存器的输出端接12位地址加法器的输入端，12位地址加法器的输出端接12位地址锁存器的输入端，12位地址锁存器的一路输出接12位地址加法器的输入端，其另一路输出接波形存储器的一路输入端，波形存储器的另一路输入端经8位三态数据缓冲器接单片机控制电路中的单片机的P0口，波形存储器的一路输出接12位地址加法器的输入端，其另一路输出接波形数据锁存器的输入端，波形数据锁存器的输出端接D/A转换器的输入端；D/A转换器的输出端接低通滤波及放大电路中的跟随器的输入端；参考时钟电路的一路输入端接单片机控制电路中的振荡、分频及定时计数器电路的输出端，参考时钟电路的输出端分别接12位地址锁存器、波形数据锁存器、D/A转换器的时钟端，参考时钟电路的输出端接波形存储器的片选端；通道选择器的输入端接单片机控制电路中的单片机的P0口，通道选择器的一路输出接参考时钟电路的输入端，其另一路输出接低通滤波及放大电路中的8选1模拟选择器的输入端。

本实用新型的有益效果如下：

(1)具有低价、高速的特点，并能提供任意波形。

(2)本实用新型的设计思想及具体电路可广泛应用于FPGA和CPLD设计中。

(3)可以为大学电工电子实验室提供廉价的实验仪器。

附图说明

图1为本实用新型的原理框图。

图2为本实用新型的单片机控制电路的原理图。

图3为本实用新型的信号源电路的原理图。

图4为本实用新型的低通滤波及放大电路的原理图。

具体实施方式

由图1-4所示的实施例可知，它包括有单片机控制电路、低频滤波及放大电路；其特征在于它还包括有信号源电路；单片机控制电路的输出端接信号源电路的输入端，信号源电路的输出端接低通滤波及放大电路的输入端，低通滤波及放大电路的输出端接本信号源的信号输出端；所述的信号源电路由用小规模集成电路搭建的直接数字合成用相位累加器、D/A转换器、8位三态数据缓冲器、参考时钟电路、通道选择器组成；所述的直接数字合成用相位累加器由频率控制字锁存器、12位地址加法器、12位地址锁存器、波形存储器、波形数据锁存器组成，频率控制字锁存器的输入端通过数据总线接单片机控制电路中的单片机的P0口，频率控制字锁存器的输出端接12位地址加法器的输入端，12位地址加法器的输出端接12位地址锁存器的输入端，12位地址锁存器的一路输出接12位地址加法器的输入端，其另一路输出接波形存储器的一路输入端，波形存储器的另一路输入端经8位三态数据缓冲器接单片机控制电路中的单片机的P0口，波形存储器的一路输出接12位地址加法器的输入端，其另一路输出接波形数据锁存器的输入端，波形数据锁存器的输出端接D/A转换器的输入端；D/A转换器的输出端接低通滤波及放大电路中的跟随器的输入端；参考时钟电路的一路输入端接单片机控制电路中的振荡、分频及定时计数器电路的输出端，参考时钟电路的输出端分别接12位地址锁存器、波形数据锁存器、D/A转换器的时钟端，参考时钟电路的输出端接波形存储器的片选端；通道选择器的输入端接单片机控制电路中的单片机的P0口，通道选择器的一路输出接参考时钟电路的输入端，其另一路输出接低通滤波及放大电路中的8选1模拟选择器的输入端。

所述的频率控制字锁存器由集成块U15组成，集成块U15的输入端3脚、4脚、7脚、8脚、13脚、14脚、17脚、18脚分别接单片机控制电路中的单片机U1的39-32脚，集成块U15的11脚接单片机控制电路中的单片机U1的16脚，集成块U15的1脚接单片机U1的27脚。

所述的12位地址加法器由集成块U9-U11组成，集成块U9的输入端6脚、2脚、15脚、11脚分别接集成块U15的输出端2脚、5脚、6脚、9脚，集成块U9的进位端9脚接集成块U10的7脚，集成块U9的7脚接地；集成块U10的输入端6脚、2脚、15脚、11脚分别接集成块U15的输出端12脚、15脚、16脚、19脚，集成块U10的进位端9脚接集成块U11的7脚；集成块U11的6脚、2脚、15脚、11脚分别接地，集成块U11的进位端9脚为空脚。

所述的12位地址锁存器由集成块U12-U13组成；集成块U12的输入端3脚、4脚、6脚、11脚分别接集成块U9输出端4脚、1脚、13脚、10脚，集成块U12的输入端13脚、14脚分别接集成块U10的输出端4脚、1脚；集成块U18的输出端2脚、5脚、7脚、10脚分别接集成块U9的输入端5脚、13脚、14脚、12脚，集成块U12的输出端12脚、15脚分别接集成块U10的输入端5脚、3脚，集成块U12的1脚接单片机U1的4脚；集成块U13的输入端3脚、4脚分别接集成块U10的输出端13脚、10脚，集成块U13的输入端6脚、11脚、13脚、14脚分别接集成块U11的输出端4脚、1脚、13脚、10脚，集成块U13的输出端2脚、5脚分别接集成块U10的输入端14脚、12脚，集成块U13的输出端7脚、10脚、12脚、15脚分别接集成块U11的输入端5脚、3脚、14脚、12脚；集成块U13的1脚接单片机U1的4脚。

所述的波形存储器由集成块U14及其***元件或门U7C组成，集成块U14的双向端21脚、23-25脚、2-3脚分别接集成块U12的输出端2脚、5脚、7脚、10脚、12脚、15脚，集成块U14的双向端4-9脚分别接集成块U13的输出端2脚、5脚、7脚、10脚、12脚、15脚，集成块U14的双向端21脚、23-25脚分别接集成块U9的输入端5脚、3脚、14脚、12脚，集成块U14的双向端2-5脚分别接集成块U10的输入端5脚、3脚、14脚、12脚，集成块U14的双向端6-9脚分别接集成块U11的输入端5脚、3脚、14脚、12脚，集成块U14的10脚、14脚分别接地，集成块U14的26脚、28脚分别接+5V，或门U7C的输入端1脚接单片机U1的16脚，或门U7C的输入端2脚接单片机控制电路中的3-8译码器U2的输出端10脚，或门U7C的输出端3脚接集成块U14的27脚。

所述的波形数据锁存器由集成块U18组成，集成块U18的输入端3脚、4脚、7脚、8脚、13脚、14脚、17脚、18脚分别接集成块U14的输出端11-13脚、15-19脚，集成块U18的1脚接地。

所述的D/A转换器由集成块U19及其***元件电阻R4-R6、电容C6-C8、稳压二极管D1组成，集成块U19的输入端18-11脚分别接集成块U18的输出端2脚、5脚、6脚、9脚、12脚、15脚、16脚、19脚，集成块U19的2脚、5脚、7脚、8脚分别接+5V，集成块U19的1脚、9脚分别接地，电容C6接在集成块U19的3脚与地之间，电阻R4与稳压二极管D1串联后接在+9V与地之间，电阻R5与R6串联后接在稳压二极管的正极与地之间，电容C7、C8并联后与电阻R6并联，电容C8的正极接集成块U19的4脚，集成块U19的输出端6脚接低通滤波及放大电路中的跟随器U23D的输入端12脚。

所述的8位三态数据缓冲器由集成块U17组成，集成块U17的输入端2脚、4脚、6脚、8脚、11脚、13脚、15脚、17脚分别接单片机U1的39-32脚，集成块U17的输出端18脚、16脚、14脚、12脚、9脚、7脚、5脚、3脚分别接集成块U14的11-13脚、15-19脚，集成块U17的1脚、19脚分别接单片机控制电路中的3-8译码器U4的输出端10脚。

所述的通道选择器由集成块U16组成，集成块U16的输入端3脚、4脚、7脚、8脚、13脚、14脚、17脚、18脚分别接单片机U1的39-32脚，集成块U16的输出端12脚、9脚、6脚分别接低通滤波及放大电路中的8位模拟开关U25的输入端9-11脚，集成块U16的1脚、11脚分别接单片机U1的27脚、16脚。

所述的参考时钟电路由频率选择器U21及其***元件与门U20A-U20D，或门U7D、U22A、非门U8D组成，频率选择器U21的输入端11-9脚分别接集成块U16的输出端19脚、16脚、15脚，频率选择器U21的输入端3脚、4脚分别接单片机控制电路中的定时计数器U4的输出端13脚、17脚，频率选择器U21的输入端1脚、2脚分别接单片机控制电路中的分频电路中的集成块U5A的5脚、集成块U5B的5脚，频率选择器U21的12-15脚接+5V，频率选择器U21的7脚接地；与门U20B的输入端4脚、5脚分别接频率选择器U21的输出端5脚，与门U20C的输入端9脚、10脚分别接频率选择器U21的输出端5脚、与门U20B的输出端6脚；或门U7D的输入端4脚、5脚分别接频率选择器U21的输出端5脚；与门U20D的输入端12脚、13脚分别接与门U20C的输出端8脚，与门U20D的输出端11脚接集成块U14的22脚；与门U20A的输入端1脚、2脚分别接单片机控制电路中的3-8译码器U2的10脚、与门U20C的输出端8脚，与门U20A的输出端3脚分别接集成块U12、U13的时钟端9脚；与门U20A的输出端3脚接集成块U14的片选端20脚；或门U22A的输入端9脚、10脚分别接或门U7D的输出端6脚，或门U22A的输出端8脚接集成块U18的时钟端11脚；非门U8D的输入端5脚接或门U7D的输出端6脚，非门U8D的输出端6脚接集成块U19的时钟端10脚。

在图1所示的单片机控制电路中，它由单片机U1及其***元件晶体Y1、电阻R1、电容C1-C3、3-8译码器U2、并口U3及其***元件或门U7A、U7B、非门U8A、接口J1、振荡、分频及定时计数器电路组成；振荡、分频及定时计数器电路由定时计数器U4、振荡器、分频电路组成。

振荡器由晶体Y2、非门U8B、U8C、电阻R2、R3、电容C4、C5组成；分频电路由集成块U5A、U5B、U5C组成；定时计数器由集成块U4组成。接口11与上位机相连接。

在图4所示的低通滤波及放大电路中，它由跟随器、低通滤波及衰减电路、放大电路组成；跟随器由集成块U23D、电阻R7、电容C9组成；低通滤波及衰减电路由8路模拟开关U25、电阻R11-R17、滤波电容C11-C17组成；放大电路由运算放大器U23A-U23C、可变电阻集成块U24、非门U8EA、U8FB、电阻R8-R10、电容C10、二极管D2、接口J2、J3组成。

本实施例的工作原理及设计思想如下：

本实施例的信号源电路负责对存储在波形存储器U14中的数据进行处理，并进行D/A转换；低通滤波及放大电路负责对D/A转换后的数据进行低通滤波处理，并进行调节，减小信号的失真，保持信号的精度小于等于5％；单片机控制电路负责对整个流程进行控制。

1、单片机控制电路(见图2)：

如图2所示，单片机采用的是AT89C51。单片机是整个***的控制核心，它控制协调着其它各个模块工作。本实施例采用基于数据缓存技术的直接控制方式。

波形存储器的控制：当D/A转换器U19工作时，即读出波形存储器U14中的样值送到D/A转换器。由图3可知，当波形存储器的CE和OE信号有效时，波形存储器为读有效，参考时钟电路中的频率选择器U21的上升沿到来时，可读出波形存储器U14中的样值到波形数据锁存器U18，准备进行D/A转换。下面计算一下从12位地址锁存器U12、U13在时钟上升沿锁存本时钟周期中4K*8波形存储器U14使用的地址开始，到4K*8波形存储器U14输出稳定数据的典型延迟时间。该时间等于12位地址锁存器U12、U13典型延迟时间+波形存储器U14(7C185)地址有效到有效数据输出的最大时间＝4.5ns+20ns＝24.5ns，距离下一个时钟上升沿的时间为33.3ns-24.5ns＝8.8ns。

由图2、3可知，当D/A转换器工作时，U17的片选端(1脚、19脚)为1，同时U7C输出为1，使得波形存储器U14的写信号为1，单片机不能写波形存储器；而当参考时钟电路中的频率选择器U21输出为D5～D7中的任一值时，此时D/A转换器不工作，当单片机发出译码信号Y5选中波形存储器U14，并且WR信号有效时(此时U7C输出为0)，U17的片选端为0，单片机可以把取样数据经U17写入波形存储器U14中。

D/A转换器的控制：当D/A转换器U19引脚CLK输入30M时钟时，时钟高电平和低电平各为16.65ns。TLC5602(D/A转换器U19)工作时序要求，在时钟上升沿锁存数字信号D0-D7，经过大约25ns后完成一次D/A数据转换，数据准备好到时钟上升沿的时间应大于等于16.5ns，时钟上升沿后数据保持时间应大于等于12.5ns。由于波形存储器U14数据有效距离下一个时钟上升沿的时间为8.8ns，因此不能直接用时钟的上升沿锁存数字信号D0-D7。解决的办法是用时钟的上升沿先把数据D0-D7锁存到一个波形数据锁存器U18中，30M时钟经过1个反相器倒相后加到TLC5602(D/A转换器U19)的CLK引脚，即在30M时钟的下降沿加1个反相器延迟时间后锁存数字信号D0——D7到TLC5602，每个反相器典型延迟时间为3.8ns。波形数据锁存器U18采用74F377，其从CLK到Q的典型延迟时间为3ns，数据准备好到时钟上沿的时间大于等于4.1ns，时钟上升沿后数据保持时间大于等于0.5ns。从时钟的上升沿后3ns数据准备好，距离TLC5602锁存数据信号的时间约为16ns。再采用延迟TLC5602锁存时间的办法加以调整使其满足时序要求。

2、信号源电路(见图3)：

通过单片机将频率控制字K存入到频率控制字锁存器U15中，作为累加器一次增加的相位；将要产生的波形一个周期的取样数据存入波形存储器U14中。在参考时钟的控制下，每一时钟周期使累加器增加频率控制字K值，累加器的输出作为读取波形存储器U14的地址，读出波形数据经D/A转换为相应的电压信号。由于频率控制字K只能取整数值，所以信号源不能产生连续频率的信号。对于连续可调的信号源，用户可以选择任意频率，这时就可能产生误差，一般要保证频率的相对误差在一定范围内。

为了保证一定的精度，K不能太小。为了解决此矛盾，本实施例将要输出的周期信号的一个周期进行采样量化，一共采集256个样点，存到波形存储器中，每个样值连续存16次，将256个样值扩充为4096个样值。

其中的相位累加器采用3个74F283级联扩充而成(U9-U11)。从功能上说是一个12位快速可循环累加器。每一个时钟来临时，累加器中的值与频率控制字所确定的相位增量K累加一次，结果仍保存于累加器中，为下次累加做准备。每当相位累加器计数满后，可自动循环重新累加，所以输出相位可以保持连续变化，这就保证了输出波形的连续性。以下分析在最高30MHz时钟时(周期为33.3ns)，相位累加器完成加法运算的时序。由SN74F283的典型参数可知，SN74F283从数据有效到最高位加法器产生进位的典型延迟时间为5.3ns，从数据有效到求和输出的典型延迟时间为6.6ns。由于一个SN74F283芯片只能实现4位二进制的超前进位全加，那么要实现12位加法器就要由3个SN74F283组成，采用串行进位方法，即3个SN74F283串行工作实现12位加法器。则最高位SN74F283中的4个加法器需要等待前两个SN74F283产生进位后才能工作，其完成求和运算所需时间为5.3+5.3+6.6＝17.2ns。12位地址锁存器U12、U13用时钟上升沿锁存本时钟周期中4K*8波形存储器U14使用的地址，典型延迟时间为4.5ns，然后加法器开始计算，12位地址锁存器的数据准备好到时钟上沿时间应该大于等于5ns，三者之和为26.7，小于33.3ns。所以，在一个周期的33.3ns中加法器能完成地址+K的计算。

其中的波形存储器U14采用7C 185，用于存储不同相位的周期函数的幅度值。由于相位累加器的输出是随时间不断线性变化的，用N位二进制数表达的相位信息是无法直接利用的，必须把相位信息转换成幅度信息存储在波形存储器中。

首先对要输出的周期信号的一个周期进行采样量化，一共采集4096个样点，存到波形存储器中。每两个地址间的相位差为360°/4096。采用D/A转换器的转换速率为30MHz，D/A转换器为了输出一个频率为1MHz的信号，应每周期输出30个样值，即要从输出波形的一个周期的4096个样值中每隔4096/30＝136.53间隔输出一个样值。实际操作中，只能取整数137，取出一个样值后，存储器地址增加137，取出下一个样值。利用存储器的12位地址的模为4096这个特性，可以连续地读出地址相差为137的每个样值。为了降低频率，可以减少相邻两样值的地址间隔为136，135，...等。

由以上分析，频率控制字K只能取整数值，所以信号源不能产生连续频率的信号。对于连续可调的信号源，用户可以选择任意频率，这时就可能产生误差，一般要保证频率的相对误差在一定范围内。本实施例的最大绝对误差为fc/(2*2N)(fc为时钟频率)、相对误差为1/(2K)。

3、低通滤波及放大电路(见图4)：

如图4所示，将跟随器U23D放大后的±25mv到±5V的输入信号通过8档衰减器进行衰减，用一个8选1模拟选择器U25选出相应的信号，最终统一衰减为±25mV，加到放大倍数固定为40的放大器(由第一级U23C和第二级放大器U23A构成)的输入端。跟随器U23D主要是为了提高输入阻抗和降低输出阻抗。第一级U23C和第二级U23A两级放大倍数分配原则如下：在保证最高频带的原则下，尽量提高第一级的放大倍数，这里第一级放大倍数为8，第二级放大倍数为5，这样做可以提高放大器的信噪比，同时第二级为大信号放大器，器件的大信号带宽比小信号带宽要窄，放大倍数小可以降低第二级放大器运放带宽的要求。

Claims

1.任意波形低频信号源，它包括有单片机控制电路、低频滤波及放大电路；其特征在于它还包括有信号源电路；单片机控制电路的输出端接信号源电路的输入端，信号源电路的输出端接低通滤波及放大电路的输入端，低通滤波及放大电路的输出端接本信号源的信号输出端；所述的信号源电路由用小规模集成电路搭建的直接数字合成用相位累加器、D/A转换器、8位三态数据缓冲器、参考时钟电路、通道选择器组成；所述的直接数字合成用相位累加器由频率控制字锁存器、12位地址加法器、12位地址锁存器、波形存储器、波形数据锁存器组成，频率控制字锁存器的输入端通过数据总线接单片机控制电路中的单片机的P0口，频率控制字锁存器的输出端接12位地址加法器的输入端，12位地址加法器的输出端接12位地址锁存器的输入端，12位地址锁存器的一路输出接12位地址加法器的输入端，其另一路输出接波形存储器的一路输入端，波形存储器的另一路输入端经8位三态数据缓冲器接单片机控制电路中的单片机的P0口，波形存储器的一路输出接12位地址加法器的输入端，其另一路输出接波形数据锁存器的输入端，波形数据锁存器的输出端接D/A转换器的输入端；D/A转换器的输出端接低通滤波及放大电路中的跟随器的输入端；参考时钟电路的一路输入端接单片机控制电路中的振荡、分频及定时计数器电路的输出端，参考时钟电路的输出端分别接12位地址锁存器、波形数据锁存器、D/A转换器的时钟端，参考时钟电路的输出端接波形存储器的片选端；通道选择器的输入端接单片机控制电路中的单片机的P0口，通道选择器的一路输出接参考时钟电路的输入端，其另一路输出接低通滤波及放大电路中的8选1模拟选择器的输入端。

2.根据权利要求1所述的任意波形低频信号源，其特征在于频率控制字锁存器由集成块U15组成，集成块U15的输入端3脚、4脚、7脚、8脚、13脚、14脚、17脚、18脚分别接单片机控制电路中的单片机U1的39-32脚，集成块U15的11脚接单片机控制电路中的单片机U1的16脚，集成块U15的1脚接单片机U1的27脚。

3.根据权利要求2所述的任意波形低频信号源，其特征在于所述的12位地址加法器由集成块U9-U11组成，集成块U9的输入端6脚、2脚、15脚、11脚分别接集成块U15的输出端2脚、5脚、6脚、9脚，集成块U9的进位端9脚接集成块U10的7脚，集成块U9的7脚接地；集成块U10的输入端6脚、2脚、15脚、11脚分别接集成块U15的输出端12脚、15脚、16脚、19脚，集成块U10的进位端9脚接集成块U11的7脚；集成块U11的6脚、2脚、15脚、11脚分别接地，集成块U11的进位端9脚为空脚。

4.根据权利要求3所述的任意波形低频信号源，其特征在于所述的12位地址锁存器由集成块U12-U13组成；集成块U12的输入端3脚、4脚、6脚、11脚分别接集成块U9输出端4脚、1脚、13脚、10脚，集成块U12的输入端13脚、14脚分别接集成块U10的输出端4脚、1脚；集成块U18的输出端2脚、5脚、7脚、10脚分别接集成块U9的输入端5脚、13脚、14脚、12脚，集成块U12的输出端12脚、15脚分别接集成块U10的输入端5脚、3脚，集成块U12的1脚接单片机U1的4脚；集成块U13的输入端3脚、4脚分别接集成块U10的输出端13脚、10脚，集成块U13的输入端6脚、11脚、13脚、14脚分别接集成块U11的输出端4脚、1脚、13脚、10脚，集成块U13的输出端2脚、5脚分别接集成块U10的输入端14脚、12脚，集成块U13的输出端7脚、10脚、12脚、15脚分别接集成块U11的输入端5脚、3脚、14脚、12脚；集成块U13的1脚接单片机U1的4脚。

5.根据权利要求4所述的任意波形低频信号源，其特征在于所述的波形存储器由集成块U14及其***元件或门U7C组成，集成块U14的双向端21脚、23-25脚、2-3脚分别接集成块U12的输出端2脚、5脚、7脚、10脚、12脚、15脚，集成块U14的双向端4-9脚分别接集成块U13的输出端2脚、5脚、7脚、10脚、12脚、15脚，集成块U14的双向端21脚、23-25脚分别接集成块U9的输入端5脚、3脚、14脚、12脚，集成块U14的双向端2-5脚分别接集成块U10的输入端5脚、3脚、14脚、12脚，集成块U14的双向端6-9脚分别接集成块U11的输入端5脚、3脚、14脚、12脚，集成块U14的10脚、14脚分别接地，集成块U14的26脚、28脚分别接+5V，或门U7C的输入端1脚接单片机U1的16脚，或门U7C的输入端2脚接单片机控制电路中的3-8译码器U2的输出端10脚，或门U7C的输出端3脚接集成块U14的27脚。

6.根据权利要求5所述的任意波形低频信号源，其特征在于所述的波形数据锁存器由集成块U18组成，集成块U18的输入端3脚、4脚、7脚、8脚、13脚、14脚、17脚、18脚分别接集成块U14的输出端11-13脚、15-19脚，集成块U18的1脚接地。

7.根据权利要求6所述的任意波形低频信号源，其特征在于所述的D/A转换器由集成块U19及其***元件电阻R4-R6、电容C6-C8、稳压二极管D1组成，集成块U19的输入端18-11脚分别接集成块U18的输出端2脚、5脚、6脚、9脚、12脚、15脚、16脚、19脚，集成块U19的2脚、5脚、7脚、8脚分别接+5V，集成块U19的1脚、9脚分别接地，电容C6接在集成块U19的3脚与地之间，电阻R4与稳压二极管D1串联后接在+9V与地之间，电阻R5与R6串联后接在稳压二极管的正极与地之间，电容C7、C8并联后与电阻R6并联，电容C8的正极接集成块U19的4脚，集成块U19的输出端6脚接低通滤波及放大电路中的跟随器U23D的输入端12脚。

8.根据权利要求7所述的任意波形低频信号源，其特征在于所述的8位三态数据缓冲器由集成块U17组成，集成块U17的输入端2脚、4脚、6脚、8脚、11脚、13脚、15脚、17脚分别接单片机U1的39-32脚，集成块U17的输出端18脚、16脚、14脚、12脚、9脚、7脚、5脚、3脚分别接集成块U14的11-13脚、15-19脚，集成块U17的1脚、19脚分别接单片机控制电路中的3-8译码器U4的输出端10脚。

9.根据权利要求8所述的任意波形低频信号源，其特征在于所述的通道选择器由集成块U16组成，集成块U16的输入端3脚、4脚、7脚、8脚、13脚、14脚、17脚、18脚分别接单片机U1的39-32脚，集成块U16的输出端12脚、9脚、6脚分别接低通滤波及放大电路中的8位模拟开关U25的输入端9-11脚，集成块U16的1脚、11脚分别接单片机U1的27脚、16脚。

10.根据权利要求9所述的任意波形低频信号源，其特征在于所述的参考时钟电路由频率选择器U21及其***元件与门U20A-U20D，或门U7D、U22A、非门U8D组成，频率选择器U21的输入端11-9脚分别接集成块U16的输出端19脚、16脚、15脚，频率选择器U21的输入端3脚、4脚分别接单片机控制电路中的定时计数器U4的输出端13脚、17脚，频率选择器U21的输入端1脚、2脚分别接单片机控制电路中的分频电路中的集成块U5A的5脚、集成块U5B的5脚，频率选择器U21的12-15脚接+5V，频率选择器U21的7脚接地；与门U20B的输入端4脚、5脚分别接频率选择器U21的输出端5脚，与门U20C的输入端9脚、10脚分别接频率选择器U21的输出端5脚、与门U20B的输出端6脚；或门U7D的输入端4脚、5脚分别接频率选择器U21的输出端5脚；与门U20D的输入端12脚、13脚分别接与门U20C的输出端8脚，与门U20D的输出端11脚接集成块U14的22脚；与门U20A的输入端1脚、2脚分别接单片机控制电路中的3-8译码器U2的10脚、与门U20C的输出端8脚，与门U20A的输出端3脚分别接集成块U12、U13的时钟端9脚；与门U20A的输出端3脚接集成块U14的片选端20脚；或门U22A的输入端9脚、10脚分别接或门U7D的输出端6脚，或门U22A的输出端8脚接集成块U18的时钟端11脚；非门U8D的输入端5脚接或门U7D的输出端6脚，非门U8D的输出端6脚接集成块U19的时钟端10脚。