CN102684807B - 一种时钟恢复方法和装置 - Google Patents
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Abstract
本发明公开了一种时钟恢复方法和装置，上述方法包括以下步骤：直接数字频率合成器DDS收到客户数据的时钟信息时，计算上述时钟信息对应的波形信号在上述DDS中的存储地址，并根据上述存储地址读取上述时钟信息对应的波形信号；读取成功后，对读取到的波形信号进行鉴相处理，从而生成上述客户数据的同步时钟。本发明采用DDS调整相位，可以保持恢复时钟的相位，降低恢复时钟的抖动，提高恢复时钟的质量。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种时钟恢复方法和装置。
背景技术
在OTN（Optical Transport Network，光传送网）中，时钟是传输的灵魂，没有正确的时钟，数据传输无从说起。因此在OTN传输领域中，时钟恢复是一个重要的课题，能否从传输数据中恢复出正确的时钟关系到数据能否正确传输。
在OTN传输数据的过程中，会遇到低阶ODUk（Optical Data Unit，光数据单元）数据映射到高阶ODUj数据，然后再从高阶ODUj数据中解析出低阶ODUk数据的过程。低阶ODUk数据映射到高阶ODUj数据时，数据会从一个较低频率的时钟域切换到一个较高频率的时钟域，这将造成数据不连续，增大时钟恢复的难度。
图1是现有技术的时钟恢复方法流程图。如图1所示，现有技术通过FIFO（First InFirst Out，先进先出）单元缓存待处理的客户数据，并由FIFO单元统计缓存的数据个数datacount，然后输入至判决单元；判决单元根据datacount产生控制信号UP和DOWN，控制VCO（Voltage-Controlled Oscillator，压控振荡器）输出客户数据的同步时钟。图1所示的方法在时钟恢复的过程中，无法保持恢复时钟的相位关系，恢复出来的时钟抖动比较大，如果多个站点级联的话，容易在多个站点级联后出现误码的问题。
发明内容
本发明的目的在于提供一种时钟恢复方法和装置，以解决现有技术在时钟恢复过程中，恢复得到的时钟相位不连续、抖动比较大的技术问题。
本发明通过以下技术方案解决上述技术问题：
一种时钟恢复方法，包括以下步骤：
直接数字频率合成器DDS收到客户数据的时钟信息时，计算上述时钟信息对应的波形信号在上述DDS中的存储地址，并根据上述存储地址读取上述时钟信息对应的波形信号；
读取成功后，对读取到的波形信号进行鉴相处理，从而生成上述客户数据的同步时钟。
上述时钟信息是通过时钟数据分离电路对上述客户数据分离得出的。
根据本发明优选实施例，计算上述时钟信息对应的波形信号在上述DDS中的存储地址步骤包括：
上述DDS获取单板晶振上的参考时钟信息，并在预设的一段时间内分别计算上述参考时钟信息和上述客户时钟信息的频率；
然后将上述参考时钟信息的频率与上述客户时钟信息的频率相减，得到上述参考时钟信息和上述客户时钟信息之间的频差；
对上述频差做平滑处理，将平滑后的当前频差与上述DDS根据本次之前接收的时钟信息计算得到的所有频差进行累加，累加得到的值即为上述时钟信息对应的波形信号在上述DDS中的存储地址。
根据本发明优选实施例，上述波形信号读取成功后，上述DDS将读取到的波形信号输入鉴相鉴频器PFD中，上述PFD收到上述波形信号后，对上述波形信号进行鉴相处理。
根据本发明优选实施例，对上述波形信号进行鉴相处理后，还包括以下步骤：
上述PFD将鉴相得到的控制信号输入压控振荡器VCO；
上述VCO根据上述控制信号生成上述客户数据的同步时钟。
上述控制信号为控制上述VCO电压的电压增加信号或电压减小信号。
上述VCO根据上述控制信号生成上述客户数据的同步时钟后，还包括以下步骤：
上述VCO将上述同步时钟输入分频器中；
上述分频器对上述同步时钟进行分频，并将分频得到的VCO分频时钟输入上述PFD中，使上述PFD、上述VCO和上述分配器构成一个闭环电路。
上述闭环电路锁定上述客户数据的同步时钟。
本发明还采用以下技术方案：
一种时钟恢复装置，上述装置包括：直接数字频率合成器DDS、鉴相鉴频器PFD及压控振荡器VCO；
上述DDS，用于在收到客户数据的时钟信息时，计算上述时钟信息对应的波形信号在上述DDS中的存储地址，并根据上述存储地址读取上述时钟信息对应的波形信号；
上述PFD，用于对上述DDS读取到的波形信号进行鉴相处理；
上述VCO，用于根据上述PFD鉴相输出的控制信号，生成上述客户数据的同步时钟。
上述装置还包括：时钟数据分离电路和分频器；
上述时钟数据分离电路，用于从客户数据中分离出上述DDS需要的时钟信息；
上述分频器，用于对上述VCO生成的同步时钟进行分频处理，并将分频得到的VCO分频时钟输入上述PFD中，以锁定上述同步时钟。
上述DDS包括时钟获取模块，频率计算模块，频差计算模块，频差均匀模块，频差累加模块，随机存储模块和信号读取模块；
上述时钟获取模块，用于获取单板晶振上的参考时钟信息，或上述时钟数据分离电路分离的时钟信息；
上述频率计算模块，用于在预设的一段时间内分别计算上述参考时钟信息和上述客户时钟信息的频率；
上述频差计算模块，用于将上述参考时钟信息的频率与上述客户时钟信息的频率相减，得到上述参考时钟信息和上述客户时钟信息之间的频差；
上述频差均匀模块，用于对上述参考时钟信息和上述客户时钟信息之间的频差做平滑处理，消除其中的高频量；
上述频差累加模块，用于对上述频差计算模块本次及之前计算得到的所有频差进行累加，并将累加得到的值设为当前时钟信息对应的波形信号在上述DDS中的存储地址；
上述随机存储模块，用于存储时钟信息对应的波形信号；
上述信号读取模块，用于根据上述频差累加模块输出的存储地址，读取当前时钟信息对应的波形信号。
与现有技术相比，本发明具有如下有益技术效果：本发明采用DDS调整相位，可以保持恢复时钟的相位，降低恢复时钟的抖动，提高恢复时钟的质量，推动OTN技术发展。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是现有技术的时钟恢复方法流程图；
图2是本发明优选实施例的时钟恢复方法流程图；
图3是本发明优选实施例的时钟恢复装置模块框图;
图4是本发明优选实施例中DDS的模块方框图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
图2是本发明优选实施例的时钟恢复方法流程图。如图2所示，本发明优选实施例的方法包括以下步骤：
步骤S201：将待处理的客户数据输入时钟数据分离电路，通过上述分离电路分离出上述客户数据的时钟信息；
步骤S202：将上述时钟信息输入DDS（Direct Digital Synthesizer，直接数字频率合成器）；
步骤S203：上述DDS计算上述时钟信息对应的波形信号在上述DDS中的存储地址，根据上述存储地址读取上述时钟信息对应的波形信号；
上述DDS中存储有各种时钟信息对应的波形信号，这些波形信号连续输出时，可形成客户数据对应的DDS恢复时钟，一旦得到DDS恢复时钟后，只需通过PFD（Phase FrequentDetector，鉴相鉴频器）和VCO进行鉴相调频处理，即可输出最终的客户数据的同步时钟。
在上述步骤S203中，上述DDS通过以下方法计算上述时钟信息对应的波形信号在上述DDS中的存储地址：
上述DDS获取单板晶振上的参考时钟信息，并在预设的一段时间内分别计算上述参考时钟信息和上述客户时钟信息的频率；
然后将上述参考时钟信息的频率与上述客户时钟信息的频率相减，得到上述参考时钟信息和上述客户时钟信息之间的频差；
对上述频差做平滑处理，将平滑后的当前频差与上述DDS根据本次之前接收的时钟信息计算得到的所有频差进行累加，累加得到的值即为上述时钟信息对应的波形信号在上述DDS中的存储地址。
其中，上述预设的一段时间可以根据实际情况定义，例如可以为1微秒，也可以为500微秒；上述参考时钟信息的选取要求抖动尽量小。
在计算上述参考时钟信息和上述客户时钟信息的频率时，可以分别统计预设的一段时间内上述参考时钟信息和上述客户时钟信息的上升沿的个数，然后将统计的上升沿的个数除以预设的一段时间，即可求出上述参考时钟信息和上述客户时钟信息的频率。
上述步骤中，对上述频差做平滑处理的目的在于消除上述频差中的高频量，以降低最终恢复的同步时钟的抖动频率。
步骤S204：上述DDS将读取到的波形信号输入PFD中；
步骤S205：上述PFD对收到的波形信号进行鉴相处理，并将鉴相得到的控制信号输入VCO；
上述控制信号包括控制上述VCO电压的电压增加信号UP或电压减小信号DOWN。UP的作用是增加电压，从而提高上述VCO的输出频率，DOWN的作用是降低电压，从而降低上述VCO的输出频率。
步骤S206：上述VCO根据上述控制信号生成上述客户数据的同步时钟，并将上述同步时钟输入分频器中；
步骤S207：上述分频器对上述同步时钟进行分频，并将分频得到的VCO分频时钟输入上述PFD中；
步骤S208：上述PFD、上述VCO和上述分配器构成一个闭环电路，上述闭环电路锁定上述客户数据的同步时钟。
以上步骤详细说明了本发明优选实施例的时钟恢复方法。本发明优选实施例采用DDS调整相位，可以保持恢复时钟的相位，降低恢复时钟的抖动，提高恢复时钟的质量，推动OTN技术发展。
图3是本发明优选实施例的时钟恢复装置模块框图。如图3所示，本发明优选实施例的装置包括直接数字频率合成器DDS31、鉴相鉴频器PFD32、压控振荡器VCO33、时钟数据分离电路34以及分频器35；
上述DDS31，用于在收到客户数据的时钟信息时，计算上述时钟信息对应的波形信号在上述DDS31中的存储地址，并根据上述存储地址读取上述时钟信息对应的波形信号；
上述PFD32，用于对上述DDS31读取到的波形信号做鉴相处理；
上述VCO33，用于根据上述PFD32鉴相输出的控制信号，生成上述客户数据的同步时钟；
上述时钟数据分离电路34，用于从客户数据中分离出上述DDS需要的时钟信息；
上述分频器35，用于对上述VCO33生成的同步时钟进行分频处理，并将分频得到的VCO分频时钟输入上述PFD32中，以锁定上述同步时钟。
图4是本发明优选实施例中DDS的模块方框图。如图4所示，本发明优选实施例的DDS包括时钟获取模块311，频率计算模块312，频差计算模块313，频差均匀模块314，频差累加模块315，随机存储模块316和信号读取模块317；
上述时钟获取模块311，用于获取单板晶振上的参考时钟信息，或上述时钟数据分离电路分离的时钟信息；
上述频率计算模块312，用于在预设的一段时间内分别计算上述参考时钟信息和上述客户时钟信息的频率；
上述频差计算模块313，用于将上述参考时钟信息的频率与上述客户时钟信息的频率相减，得到上述参考时钟信息和上述客户时钟信息之间的频差；
上述频差均匀模块314，用于对上述参考时钟信息和上述客户时钟信息之间的频差做平滑处理，消除其中的高频量；
上述频差累加模块315，用于对上述频差计算模块本次及之前计算得到的所有频差进行累加，并将累加得到的值设为当前时钟信息对应的波形信号在上述DDS中的存储地址；
上述随机存储模块316，用于存储时钟信息对应的波形信号；
上述信号读取模块317，用于根据上述频差累加模块输出的存储地址，读取当前时钟信息对应的波形信号。
上述说明示出并描述了本发明的优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (10)
1.一种时钟恢复方法，其特征在于，包括以下步骤：
直接数字频率合成器DDS收到客户数据的时钟信息时，计算所述时钟信息对应的波形信号在所述DDS中的存储地址，并根据所述存储地址读取所述时钟信息对应的波形信号；
读取成功后，对读取到的波形信号进行鉴相处理，从而生成所述客户数据的同步时钟；
所述时钟信息是通过时钟数据分离电路对所述客户数据分离得出的。
2.根据权利要求1所述的方法，其特征在于，计算所述时钟信息对应的波形信号在所述DDS中的存储地址步骤包括：
所述DDS获取单板晶振上的参考时钟信息，并在预设的一段时间内分别计算所述参考时钟信息和所述客户时钟信息的频率；
然后将所述参考时钟信息的频率与所述客户时钟信息的频率相减，得到所述参考时钟信息和所述客户时钟信息之间的频差；
对所述频差做平滑处理，将平滑后的当前频差与所述DDS根据本次之前接收的时钟信息计算得到的所有频差进行累加，累加得到的值即为所述时钟信息对应的波形信号在所述DDS中的存储地址。
3.根据权利要求1或2所述的方法，其特征在于：读取成功后，所述DDS将读取到的波形信号输入鉴相鉴频器PFD中，所述PFD收到所述波形信号后，对所述波形信号进行鉴相处理。
4.根据权利要求3所述的方法，其特征在于，对所述波形信号进行鉴相处理后，还包括以下步骤：
所述PFD将鉴相得到的控制信号输入压控振荡器VCO；
所述VCO根据所述控制信号生成所述客户数据的同步时钟。
5.根据权利要求4所述的方法，其特征在于：所述控制信号为控制所述VCO电压的电压增加信号或电压减小信号。
6.根据权利要求4所述的方法，其特征在于，所述VCO根据所述控制信号生成所述客户数据的同步时钟后，还包括以下步骤：
所述VCO将所述同步时钟输入分频器中；
所述分频器对所述同步时钟进行分频，并将分频得到的VCO分频时钟输入所述PFD中，使所述PFD、所述VCO和所述分频器构成一个闭环电路。
7.根据权利要求6所述的方法，其特征在于，所述闭环电路锁定所述客户数据的同步时钟。
8.一种时钟恢复装置，其特征在于，所述装置包括：直接数字频率合成器DDS、鉴相鉴频器PFD及压控振荡器VCO；
所述DDS，用于在收到客户数据的时钟信息时，计算所述时钟信息对应的波形信号在所述DDS中的存储地址，并根据所述存储地址读取所述时钟信息对应的波形信号；
所述PFD，用于对所述DDS读取到的波形信号进行鉴相处理；
所述VCO，用于根据所述PFD鉴相输出的控制信号，生成所述客户数据的同步时钟；
所述装置还包括：时钟数据分离电路；
所述时钟数据分离电路，用于从客户数据中分离出所述DDS需要的时钟信息。
9.根据权利要求8所述的装置，其特征在于，所述装置还包括：分频器；
所述分频器，用于对所述VCO生成的同步时钟进行分频处理，并将分频得到的VCO分频时钟输入所述PFD中，以锁定所述同步时钟。
10.根据权利要求9所述的装置，其特征在于，所述DDS包括时钟获取模块，频率计算模块，频差计算模块，频差均匀模块，频差累加模块，随机存储模块和信号读取模块；
所述时钟获取模块，用于获取单板晶振上的参考时钟信息，或所述时钟数据分离电路分离的时钟信息；
所述频率计算模块，用于在预设的一段时间内分别计算所述参考时钟信息和所述客户时钟信息的频率；
所述频差计算模块，用于将所述参考时钟信息的频率与所述客户时钟信息的频率相减，得到所述参考时钟信息和所述客户时钟信息之间的频差；
所述频差均匀模块，用于对所述参考时钟信息和所述客户时钟信息之间的频差做平滑处理，消除其中的高频量；
所述频差累加模块，用于对所述频差计算模块本次及之前计算得到的所有频差进行累加，并将累加得到的值设为当前时钟信息对应的波形信号在所述DDS中的存储地址；
所述随机存储模块，用于存储时钟信息对应的波形信号；
所述信号读取模块，用于根据所述频差累加模块输出的存储地址，读取当前时钟信息对应的波形信号。
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