CN102035512B - 一种基于时钟分相技术的数字延时同步机及延时方法 - Google Patents

Abstract

本发明涉及一种数字延时同步机及延时方法，特别是涉及一种基于时钟分相技术的精密数字延时同步机及延时方法。目的是克服现有技术中搭建充放电恒流源、相位检测、相位补偿电路复杂问题，提供一种基于时钟分相技术的精密数字延时同步机，使得延迟同步机延迟补偿较为精密，搭建电路简单可靠，功耗低。技术方案：包括前端信号调理模块、延迟同步控制模块、信号驱动模块、上位机控制模块，延迟同步控制模块包括时钟分相电路模块、完成计数、数据比较的计数延迟电路、通讯接口模块。本发明应用在同步信号进入各路前做预先延迟，以补偿各路***的非一致性，使各路***的输出为同步信号的场合。

Description

一种基于时钟分相技术的数字延时同步机及延时方法

技术领域

本发明涉及一种数字延时同步机及延时方法，特别是涉及一种基于时钟分相技术的数字延时同步机及延时方法。 

技术背景

在多路***的物理试验中，常常要求各路***的信号同时到达某个电路结点，但由于各***所采用的电路元件及安装工艺不可能完全一致，所以一组同步信号经过各路***的延迟后就变成了非同步信号，这就需要一种仪器在同步信号进入各路前做预先延迟，以补偿各路***的非一致性，使各路***的输出为同步信号，这就是延时同步机。触发误差，延时步进和延时范围是延时同步机的重要技术指标。 

《核电子学与探测技术》2006年11月发表了题为《基于精度延迟技术的脉冲同步机研制》采用模拟内插技术，即大时间延迟采用数字式，小时间延迟采用模拟变化式。利用电容充电实现时幅转换，检测出触发信号与计数时钟的相位差，在计数完毕后，又利用电容放电实现幅时转换，对输出脉冲进行延时，从而对相位差进行补偿，减小触发误差。但这种方法要求充放电电容的寄生电感很小，且要求对温度变化不敏感，同时还需要搭建一致性很高的充放电恒流源及其他相位检测和相位补偿电路，电路复杂，且功耗较高。 

发明内容

    本发明的目的是克服现有技术中搭建充放电恒流源、相位检测、相位补偿电路复杂问题，提供种一种基于时钟分相技术的数字延时同步机及延时方法，使得延迟同步机延迟补偿较为精密，搭建电路简单可靠，功耗低。 

为达到上述目的，本发明采用的技术方案是： 

一种基于时钟分相技术的数字延时同步机，包括用于实现N级时钟分相的时钟分相电路模块，还包括：完成计数及数据比较的计数延迟电路模块，当计数延迟电路模块接收到触发信号时，计数延迟电路模块开始启动计数器，若触摸屏设定的延迟数据为D，脉冲宽度数据为W，当计数器数据小于D时，该模块输出低电平；当计数器数据大于D，而小于D+W时，该模块输出高电平；当计数器数据大于D+W时，该模块输出低电平，其中D是延迟数据，W为脉冲宽度数据，其中D是触摸屏设定的延迟数据，W是触摸屏设定的脉冲宽度数据；或门电路模块，检测触发信号与时钟分相模块相位差最小的触发信号输出脉冲，即为触发误差最小的延时输出信号，作为该触发信号的最后输出；设置触发延迟时间，输出脉冲宽度的人机交互控制模块；其中，时钟分相电路模块、计数延迟电路模块、或门电路模块顺序电连接，人机交互控制模块与计数延迟电路模块电连接。

所述计数延迟电路模块触发信号输入端作为延时同步机输入端，所述或门电路模块输出端作为延时同步机延时信号输出端。 

所述基于时钟分相技术的数字延时同步机具有多路信号输入端，多路信号输出端。

所述基于时钟分相技术的数字延时同步机还包括用于连接人机交互控制模块与计数延迟电路模块通讯的通讯接口电路模块。 

一种基于时钟分相技术的数字延时同步方法，使周期为T的时钟，利用时钟分相技术，产生相位递增量为T/N的N个时钟，其特征在于采用时钟分相电路模块的N个时钟同时输入到计数延迟电路模块，当计数延迟电路模块接受到触发信号时，计数延迟电路模块开始启动计数器，当计数器数据小于触发延迟时间时，该模块输出低电平；当计数器数据大于触发延迟时间，而小于触发延迟时间与输出脉冲宽度之和时，该模块输出高电平；当计数器数据大于触发延迟时间与输出脉冲宽度之和时，该模块输出低电平；然后采用或门电路检测触发信号与时钟分相模块相位差最小的触发信号输出脉冲，即为延时输出信号；延时输出信号的计数延迟输出信号的触发误差则为T/N，所述计数延迟电路模块完成计数和数据比较功能，包括3路输入信得到触发误差最小的延时信号。 

从上述本发明的结构特征可以看出，其优点是： 

(1)        有效降低延时同步机的触发误差.

(2)        电路简单可靠，功耗低。

附图说明

本发明将通过附图比较以及结合实例的方式说明： 

图1为本发明的***原理框图；

图2为本发明的FPGA中四级时钟分相单路数据处理的结构框图；

图3 为本发明的FPGA中四级时钟分相单路数据处理的电路设计；

图3(a)为时钟分相电路模块电路设计；

图3(b)为计数延迟电路模块与或门电路模块电路设计；

图4 为本发明的四级时钟分相单路数据处理时的FPGA工作时序图；

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。 

***原理分析：本发明采用时钟分相技术，通过FPGA(现场可编程门阵列)利用VHDL语言与原理图混合编程设计完成基于时钟分相技术的精密数字延时同步机设计。本设计中，利用低频、高精度的晶振作为时钟源，经这个低频时钟通过一个锁相环(PLL),获得一个高稳定，低抖动的分相时钟。利用多级分相时钟使周期为T的时钟通过一系列延时单元，产生相位递增量为T/N的N个时钟，形成时钟分相电路，时钟分相电路模块的N个时钟同时输入到计数延迟电路模块，当计数延迟电路模块接受到触发信号时，计数延迟电路模块开始启动计数器，当计数器数据小于触发延迟时间时，该模块输出低电平；当计数器数据大于触发延迟时间，而小于触发延迟时间与输出脉冲宽度之和时，该模块输出高电平；当计数器数据大于触发延迟时间与输出脉冲宽度之和时，该模块输出低电平。然后采用或门电路检测触发信号与时钟分相模块相位差最小的触发信号输出脉冲，即为延时输出信号。延时输出信号的计数延迟输出信号的触发误差则为T/N。这就在不提高时钟频率的条件下将仪器触发误差降低了N倍。 

***总体设计：如图1本发明的***原理框图。***通过包括时钟分相电路模块、计数延迟电路模块、或门电路模块、通讯接口模块、人机交互控制模块。数字延时同步机主要是通过FPGA(现场可编程门阵列)利用VHDL语言与原理图混合编程进行硬件模块的设计，设计了时钟分相电路模块、计数延迟电路模块、或门电路模块、通讯接口模块。如图2是FPGA中四级时钟分相单路数据处理的结构框图。人机交互界面的触发延迟时间与输出脉冲宽度参数设置，是通过参数输入端口输入到计数延迟电路中，触发信号通过触发输入信号端口输入到计数延迟电路模块中，时钟分相电路模块就是利用了时钟分相技术，形成4级分相时钟。0相位差计数延迟电路模块、T/4相位差计数延迟电路模块、T/2相位差计数延迟电路模块、3T/4相位差计数延迟电路模块分别完成计数与数据比较，并输出延迟信号。或门电路模块检测获取相位差最小的延迟信号并作为最终的延时输出信号。 

各个模块组成及功能设计 

1．输入，输出信号，及参数的选择设计

***中输入、输出信号的电压为TTL电平，脉冲宽度要求为100ns～1000ns；脉冲宽度为100ns～500ns；***的设计指标为延迟范围为100ns～1s、延迟输出TTL电平、延时输出宽度100～300ns、触发误差5ns、延迟步进1ns. 

本发明中FPGA稳定的最高工作频率为200M～450M.最佳值一般选为250M，这样4次时钟分相得到的触发误差为1ns。

基于时钟分相技术的数字延时同步机可以同时处理多路信号，具有多路输入，多路输出功能。 

2．人机交互控制模块 

人机交互控制模块主要用于设置***的延迟步进，包括时间延迟量和脉冲宽度，上位机控制模块(触摸屏)上设置的数据经过PLC接口，按照485协议一次性读入延时同步控制模块的数据缓存，延迟量即为步进量，脉冲宽度为输出信号高电平宽度。

3．时钟分相电路模块 

利用时钟分相电路，可以形成N级分相电路，但是本设计中，利用4级分相电路就可以完成设计。所谓的时钟分相技术，就是把时钟周期的多个相位都加以利用，以达到更高的时间分辨率。在通常设计中，只用到时钟的上升沿(0相位)，如果把时钟的下降沿(180°相位)也加以利用，***的时间分辨能力就可以提高一倍。同理，将时钟分为4个相位(0°、90°、180°和270°)，***的时间分辨就可以提高为原来的4倍。

4．计数延迟电路模块 

计数延迟电路模块完成计数和数据比较功能，包括3路输入信号，分别为***输入的触发信号、时钟分相电路输入的分相时钟电路、上位机通过PLC接口将设定的延时量和数据脉冲输入到计数延时电路模块中的数据信号；输出信号为经过技术延迟电路模块后，得到的触发误差最小的延时信号。

5．或门电路模块 

通过FPGA利用VHDL语言设计的或门电路，检测触发信号与时钟分相模块相位差最小的触发信号输出脉冲，即为延时输出信号。

6．电源及通讯接口模块 

FPGA硬件电路设计中，信号与计数延时电路模块通过BNC或SMA接口实现连接、上微机控制模块(触摸屏)与计数延时电路模块通过PLC接口实现连接。***为FPGA进行硬件电路设计、上位机电路设计等提供了正常供电的电源模块。其中上位机需要的24V电源由220V市电通过一个12W开关电源转换；其余模块需要的5V电源由220V市电通过一个10W开关电源转换；FPGA需要的3.3V和1.2V电源由该5V电源通过一片TPS70445电源转换芯片实现。

具体设计过程：如图3为四级时钟分相单路数据处理时在FPGA中的电路设计。图3(a)为时钟分相电路模块电路设计。在FPGA内嵌锁相环altpll的参数表中，Ratio为时钟倍频的倍数，设为10，Ph(dg)为对应输出时钟相对于输入时钟延迟的相位，分别设为0°、90° 、180° 和270° ，DC为输出时钟一个周期内高低电平的占空比,设为50%,这样，由片外高稳晶振输入的时钟信号inclk1(25MHz)经锁相环altpll倍频为250MHz信号，经四级延迟后，输出一个周期内高低电平占空比为1:1比例，相位差相对于inclk1为0, T/4, T/2和3T/4相位计数延迟时钟的clk1，clk2，clk3和clk4，形成时钟分相电路模块。图3(b)为计数延迟电路模块与或门电路模块电路设计。时钟分相电路模块的N个时钟同时输入到计数延迟电路模块(delayControl模块)，当计数延迟电路模块(delayControl模块)接受到触发信号(triger信号)时，计数延迟电路模块(delayControl模块)开始启动计数器，若触摸屏设定的延迟数据为D，脉冲宽度数据为W，当计数器数据小于D时，该模块输出低电平；当计数器数据大于D，而小于D+W时，该模块输出高电平；当计数器数据大于D+W时，该模块输出低电平。然后采用四或门电路(OR电路)检测触发信号与时钟分相模块相位差最小的触发信号输出脉冲，即为触发误差最小的延时输出信号(output输出信号)，作为该触发信号的最后输出。 

图4是四级时钟分相单路数据处理时的FPGA工作时序图。延时输出信号的计数延迟输出信号的触发误差则为T/N。如果只利用inclk1时钟直接计数延时，触发误差就是触发信号(tirger信号)与计数时钟inclk1的相位差Δt1，其最大值等于计数时钟的周期T。采用时钟分相后，由于图中在触发信号后上升沿最先到来的时钟是clk3，所以采用clk3计数延时触发误差最小，这个触发误差用Δt2表示，其最大值等于分相时钟的级差T/4。显然时钟上升沿最先到来对应的延时控制模块输出也最先到来，采用一个四或门可将这个最先到来的信号找出来，就是触发误差最小的延时结果。四或门输出信号(output输出信号)的触发误差相对于直接计数延迟的触发误差降低了4倍。 

本说明书中公开的所有特征，除了互相排斥的特征以外，均可以任何方式组合。 

本说明书（包括任何附加权利要求、摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。 

Claims (4)

1.一种基于时钟分相技术的数字延时同步机，包括用于实现N级时钟分相的时钟分相电路模块，其特征在于还包括：

设置触发延迟时间，输出脉冲宽度的人机交互控制模块，所述人机交互控制模块是触摸屏；

完成计数及数据比较的计数延迟电路模块，当计数延迟电路模块接收到触发信号时，计数延迟电路模块开始启动计数器，若触摸屏设定的延迟数据为D，脉冲宽度数据为W，当计数器数据小于D时，该模块输出低电平；当计数器数据大于D，而小于D+W时，该模块输出高电平；当计数器数据大于D+W时，该模块输出低电平；

或门电路模块，检测触发信号与时钟分相模块相位差最小的触发信号输出脉冲，即为触发误差最小的延时输出信号，作为该触发信号的最后输出；延时输出信号的计数延迟输出信号的触发误差则为T/N，所述T为时钟周期，所述N为正整数； 

其中， 时钟分相电路模块、计数延迟电路模块、或门电路模块顺序电连接，人机交互控制模块与计数延迟电路模块电连接。

2.根据权利要求1所述的一种基于时钟分相技术的数字延时同步机，其特征在于所述计数延迟电路模块触发信号输入端作为延时同步机输入端，所述或门电路模块输出端作为延时同步机延时信号输出端。

3.根据权利要求1所述的一种基于时钟分相技术的数字延时同步机，其特征在于所述基于时钟分相技术的数字延时同步机具有多路信号输入端，多路信号输出端。

4.根据权利要求1所述的一种基于时钟分相技术的数字延时同步机，其特征在于所述延时同步机还包括用于连接人机交互控制模块与计数延迟电路模块通讯的通讯接口电路模块。

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