CN102077505A - 时钟转换电路以及使用其的试验装置 - Google Patents

时钟转换电路以及使用其的试验装置 Download PDF

Info

Publication number
CN102077505A
CN102077505A CN2008801301723A CN200880130172A CN102077505A CN 102077505 A CN102077505 A CN 102077505A CN 2008801301723 A CN2008801301723 A CN 2008801301723A CN 200880130172 A CN200880130172 A CN 200880130172A CN 102077505 A CN102077505 A CN 102077505A
Authority
CN
China
Prior art keywords
clock
latch
circuit
clocks
switching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2008801301723A
Other languages
English (en)
Other versions
CN102077505B (zh
Inventor
藤部亮
须田昌克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of CN102077505A publication Critical patent/CN102077505A/zh
Application granted granted Critical
Publication of CN102077505B publication Critical patent/CN102077505B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

第二锁存器(24)利用具有与第一时钟(CK1)相同的频率的第三时钟(CK3)锁存第一锁存器(22)的输出数据(Dm1)。第三锁存器(26)利用具有第一时钟(CK1)以及第三时钟(CK3)的N倍(N为自然数)的频率的第二时钟(CK2)锁存第二锁存器(24)的输出数据(Dm2)。第二时钟(CK2)和第三时钟(CK3)处于分频/倍增关系。

Description

时钟转换电路以及使用其的试验装置
技术领域
本发明涉及一种不同时钟域间的数据传输技术。
背景技术
为了检查半导体设备的性能并判断其性能的好坏，利用试验装置向作为试验对象的半导体设备(以下称作DUT)提供测试图。图1是表示试验装置的结构的框图。
在试验装置100中，搭载：图形发生器(PG)2，生成提供给DUT 200的测试图；以及定时发生器(TG)4，规定向DUT 200提供测试图的定时。
定时发生器4是由逻辑电路12和高精度电路14组合安装的，但是为了提高安装密度，它们被集成在同一半导体基板上的情况多。另一方面，由于逻辑电路12产生大的开关噪声，因此对高精度电路14带来影响，其结果导致引起定时精度的恶化。为了抑制这影响，将逻辑电路12和高精度电路14的电源1a、1b分开，并且基准时钟(以下简单称作时钟)LREFCK、HREFCK的分配路径各不相同。
逻辑电路12与时钟LREFCK同步进行动作，将与时钟LREFCK同步的数据向高精度电路14进行提交。高精度电路14包含微小延迟电路(未图示)，设定与来自逻辑电路12的数据相应的延迟量，并在用户所指定的定时向DUT 200提供数据。
逻辑电路12以较低的例如286MHz的时钟LREFCK来进行动作，但是在高精度电路14中，除此之外还使用高速的例如将286MHz增加至8倍的2.28GHz的时钟HREFCK。图2是表示逻辑电路12和高精度电路14的关系的框图。在逻辑电路12和高精度电路14之间，设有多路转接器16。通过利用进行N倍增(N为自然数)的时钟，能够对一个高精度电路并联连接多个逻辑电路，从而逻辑电路12实现与以原来的时钟LREFCK的N倍的频率进行动作相等效的动作。
发明内容
两个时钟LREFCK和HREFCK是以从同一振荡器中所得到的时钟为基准来生成的，因此虽然可以保证周期比的一致，但是相位未必一致。另外因工艺偏差等两个时钟的相位关系变动时，一旦时钟高速化就会导致相位关系的变动幅度接近时钟的周期，因此无法保证正常的动作。因而，需要一种调整方法使高精度电路14正确地接收由逻辑电路12侧所输出的数据。
目前，虽然在逻辑电路12和高精度电路14之间设置FIFO(First In First Out：先进先出)电路来应对，但是随着高精度电路14的动作频率变高，安装如FIFO那样的复杂且大规模的逻辑电路变得越来越困难。另外在N倍增电路以空转(free run)时钟进行动作的情况下，无法有意地设置FIFO的开始相位，因此无法确立正常的动作状态。
本发明是鉴于这种问题而作出的，其目的之一在于，提供一种在不同的时钟域间正确地传输数据的技术。
本发明的一方式涉及一种时钟转换电路。该电路具备：第一锁存器，利用第一时钟锁存输入数据；第二锁存器，利用具有与第一时钟相同频率的第三时钟锁存第一锁存器的输出数据；以及第三锁存器，利用具有第一、第三时钟的N倍(N为自然数)的频率的第二时钟锁存第二锁存器的输出数据。第二时钟和第三时钟为分频/倍增关系。
“分频/倍增关系”是指以一个为基准通过分频来生成另一个的关系、或者以一个为基准通过倍增来生成另一个的关系。
根据该方式，输入数据将经过从第一时钟到第三时钟、从第三时钟到第二时钟的两阶段的交接。第二时钟的相位和第三时钟的相位本质上保持同步关系，因此第一时钟和第三时钟各自的相位只要满足规定关系，就能够可靠地转换时钟。
本发明的其它方式也涉及一种时钟转换电路。该电路具备：第一锁存器，利用第一时钟锁存输入数据；分频电路，将具有第一时钟的N倍的频率的第二时钟进行1/N分频，来生成第三时钟；第二锁存器，利用第三时钟锁存第一锁存器的输出数据；以及第三锁存器，利用第二时钟锁存第二锁存器的输出数据。
在该方式中，第一时钟和第三时钟只要满足规定关系，也能够实现可靠的时钟转换。
一方式的时钟转换电路也可以还具备倍增电路，所述倍增电路将第一时钟增加至N倍(N为自然数)生第二时钟。
将第二时钟进行分频所得到的第三时钟的相位，也可以以第二时钟的周期为单位来进行调节。根据该方式，能够调节第三时钟的定时从而满足第二锁存器的建立条件、保持条件。
一方式的时钟转换电路也还可以具备计数器，所述计数器利用第二时钟对第三时钟的边沿定时和第一锁存器的输出数据的边沿定时的时间差进行计数。
在这种情况下，计数器的计数值成为表示对输入数据的第三时钟的定时的指标，因此能够根据计数值对第三时钟的相位进行最优化处理，从而满足建立条件、保持条件。
第三时钟的相位也可以被调整为计数器的计数值包含在规定范围内。
在一方式中，第三时钟的相位也可以是一边扫描第三时钟的相位一边经过下面的步骤来进行初始化：
1.在各相位中，施加规定图形作为输入数据的步骤。
2.读出施加图形后的计数器的计数值的步骤。
3.判定读出的计数值是否包含在规定范围内。
另外在其它方式中，第三时钟的相位也可以是通过下面的步骤来进行初始化：
1.将第三时钟的相位设定为规定的初始值的步骤。
2.在所设定的相位中，施加规定图形作为输入数据的步骤。
3.读出施加图形后的计数器的计数值的步骤。
当所读出的计数值大于规定范围的上限值时，第三时钟的相位设定为不同于初始值的第一值，当计数值小于规定范围的下限值时，第三时钟的相位设定为不同于初始值的第二值。
根据这些方式，能够优选地初始化第三时钟的相位。
本发明的另外其它方式涉及一种试验装置。该试验装置具备：振荡器，生成第一时钟；以及时钟转换电路，接收与第一时钟同步的输入数据，并转换到第二时钟。
此外，以上结构要素的任意组合、本发明的结构要素、表现在方法、装置等之间相互置换的内容，作为本发明的方式也是有效的。
根据本发明的一方式，能够将与第一时钟同步的数据正确地转换为与其处于倍增关系的第二时钟。
附图说明
附图中：
图1为表示试验装置的结构的框图；
图2为表示逻辑电路和高精度电路的关系的框图；
图3为表示搭载了实施方式中的时钟转换电路的定时发生器的结构的电路图；
图4为表示图3的时钟转换电路的动作的时序图；
图5为表示控制第三时钟CK相位φ的相位调节电路的结构的电路图；
图6为表示图5的相位调节电路的动作的时序图；
图7为表示对相位调节电路中的相位进行最优化处理的第一过程的流程图；
图8为表示对相位调节电路中的相位进行最优化处理的第二过程的流程图。
附图标记说明
1：电源；2：图形发生器；4：定时发生器；8：时钟发生器；12：逻辑电路；14：高精度电路；16：多路转接器；20：时钟转换电路；22：第一锁存器；24：第二锁存器；26：第三锁存器；28：倍增电路；30：分频电路；CK1：第一时钟；CK2：第二时钟；CK3：第三时钟；40：相位调节电路；42：计数器；44：AND门；46：AND门；100：试验装置。
具体实施方式
下面，参照附图以优选实施方式为基础来说明本发明。对于各附图中所示的同一结构要素或者同等的结构要素、部件、处理，标注相同的符号，并适当省略重复的说明。另外，实施方式仅为示例，并不限制本发明，实施方式所记载的全部特征及其组合均包含于本发明之内。
在本说明书中，“部件A连接在部件B的状态”还包括：部件A和部件B直接进行物理连接的情况、在不影响电连接状态的前提下部件A和部件B经过的其它部件进行间接连接的情况。同样地，“部件C设在部件A和部件B之间的状态”除了部件A和部件C、或者部件B和部件C直接连接的情况之外，还包括在不影响电连接状态的前提下经过其它部件进行间接连接的情况。
图3是表示搭载了实施方式中的时钟转换电路20的定时发生器4的结构的电路图。定时发生器4具备逻辑电路12、高精度电路14以及时钟转换电路20，被整体集成在一个半导体基板上。如在图1中所进行的说明，逻辑电路12和高精度电路14是在不同的电源电压Vdd1、Vdd2下进行动作。时钟发生器8例如是PLL电路，输出第一频率f1的第一时钟CK1。定时发生器4在不同的时钟端子P1、P2中，分别接收由逻辑电路12所利用的时钟和由高精度电路14侧所利用的时钟。第一时钟CK1被分路，其中，一个第一时钟CK1L经过时钟端子P1被提供给逻辑电路12，另一个第一时钟CK1H经过时钟端子P2被提供给高精度电路14。
逻辑电路12生成与从时钟发生器8所输出的第一频率f1的第一时钟CK1L同步的输入数据DIN。时钟转换电路20将与第一时钟CK1L同步的输入数据DIN转换为具有第二频率f2的第二时钟CK2，所述第二频率为第一频率f1的N倍的频率。高精度电路14接收从时钟转换电路20所输出的输出数据DOUT，与第二时钟CK2同步进行动作。下面，为了简化说明仅对N＝8的情况进行说明，但是该值是任意的，没有特殊限制。
以上是定时发生器4的整体结构。接下来，对时钟转换电路20的结构进行说明。
时钟转换电路20具备：第一锁存器22、第二锁存器24、第三锁存器26、倍增电路28以及分频电路30。
第一锁存器22利用第一时钟CK1L锁存输入数据DIN。第二锁存器24利用第三时钟CK3锁存第一锁存器22的输出数据(第一中间数据Dm1)，所述第三时钟CK3具有与第一时钟CK1L相同的频率。
第三锁存器26利用第二时钟CK2锁存第二锁存器24的输出数据(第二中间数据Dm2)，所述第二时钟CK2具有第一时钟CK1和第三时钟CK3的N倍(N为自然数)的频率f2。
第二时钟CK2和第三时钟CK3互相处于分频、倍增关系。例如第二时钟CK2也可以通过对第三时钟CK3增加至N倍生成，相反地，第三时钟CK3也可以通过对第二时钟CK2进行1/N分频生成的。在本实施方式中采用后一方式。
输入数据DIN经过从第一时钟CK1L到第三时钟CK3、从第三时钟CK3到第二时钟CK2的两阶段的交接。处于分频/倍增关系的第二时钟CK2和第三时钟CK3，各自的相位本质上保持同步关系。因而，根据图3的时钟转换电路20，第一时钟CK1L和第三时钟CK3的相位差只要满足规定的关系，则第二锁存器随后同步进行动作，因此能够可靠地转换时钟。
接下来，对图3中的各时钟的关系进行说明。
分频电路30将第二时钟CK2进行1/N分频来生成第三时钟CK3，所述第二时钟CK2具有第一时钟CK1的N倍的第二频率f2。倍增电路28将第一时钟CK1H增加至N倍来生成第二时钟CK2。
以上是时钟转换电路20的结构。图4是表示图3的时钟转换电路20的动作的时序图。
作为第三时钟CK3，不是原样利用第一时钟CK1H，而是将第二时钟CK2进行分频来生成第三时钟CK3，从而能够以第二时钟CK2的周期(1/f2)为单位来调节第三时钟CK3的相位。这是因为：在将第二时钟CK2进行1/N分频的情况下，能够选择N相φ0～φ7中的任意一个。选择将图4的第二时钟CK2进行1/8分频所得到的8相的第三时钟CK3(φ0～φ7)中与相位选择信号PHSEL(＝0～7)相应的一个，来提供给第二锁存器24。
接下来，说明第三时钟CK3的相位的最优化方法以及用于实现该方法的电路结构。
图5是表示控制第三时钟CK3的相位φ的相位调节电路40的结构的电路图。相位调节电路40具备：计数器42、AND门44、以及AND门46。
计数器42利用第二时钟CK2对第三时钟CK3的边沿定时和来自第一锁存器22的第一中间数据Dm1的边沿定时之间的时间差进行计数。计数器42既可以测量第一中间数据Dm1的正沿和第三时钟CK3的边沿的时间差，也可以测量第一中间数据Dm1的负沿和第三时钟CK3的边沿的时间差。图5的相位调节电路40构成为根据后者使第三时钟CK3的相位最优化。
AND门44使用第一中间数据Dm1来屏蔽第二时钟CK2。被屏蔽的时钟CK4被提供给计数器42，计数器42对该时钟CK4进行计数。
AND门46生成来自第二锁存器24的第二中间数据Dm2和输出数据DOUT的反数之间的逻辑积。保存在计数器42中的计数值COUNT，是通过从AND门46输出的清除信号CLR来初始化。
图6是表示图5的相位调节电路40的动作的时序图。在调节相位时，输入数据DIN输入规定的图形。在图6的时序图中，输入数据的图形DIN以低电平、高电平、低电平的顺序进行迁移。从第一锁存器22输出的第一中间数据Dm1，也追随输入数据DIN，以低电平、高电平、低电平的顺序进行迁移。
当在时刻t1中第一中间数据Dm1变成高电平时，解除基于AND门44的第二时钟CK2的切断，第二时钟CK2向计数器42输出，计数器42的计数动作开始。
当作为第三时钟CK3选择第i个相位(0≤i＜N)时，在其正沿中锁存第一中间数据Dm1，生成第二中间数据Dm2。当在时刻t2中第二中间数据Dm2变成高电平时，从AND门46输出的清除信号CLR被断言(assert)，计数器42的计数值复位为零。之后，计数器42的计数值，根据时钟CK4的每个脉冲一个个进行累加。此外，由于清除后存在计数器非有效工作的期间(死区DB)，因此计数器42不对清除后的几个脉冲进行计数。在图6的时序图中，死区τd横跨两个时钟的期间。
根据输入数据DIN的迁移，在时刻t3中第一中间数据Dm1迁移到低电平。由此，AND门44切断第二时钟CK2，不再向计数器42提供时钟CK4，计数器42的计数动作停止。在计数器42中，在施加新的输入数据DIN使清除信号CLR被断言为止之前，保存计数值COUNT。总之在该结构中，计数值COUNT的值与第一时钟CK1L、CK1H的状态没有关系，因此具有无需在相位的最优化过程中停止各时钟这样的优点。
从第三时钟CK3的边沿定时(t2)到第一中间数据Dm1的负沿的定时(t3)为止的时间为τ，最终的计数器42的计数值COUNT与τ相对应。时间τ是使用第二时钟CK2的周期T2(＝1/f2)由下式所提供的时间。
τ＝τd+COUNT×T2
在使用死区短到能够忽略的程度的计数器42的情况下，计数值COUNT可表示为：τ＝COUNT×T2。
第三时钟CK3的相位越超前，计数值COUNT越大，相位越滞后，计数值COUNT越小。因而，选择第三时钟CK3的相位使得该计数值COUNT为规定范围的值，能够最优化第三时钟CK3的边沿定时使得满足第二锁存器24的建立条件、保持条件。该被最优化的第三时钟CK3的边沿定时具体为第一中间数据Dm1的单位时间间隔的中心附近。在图6的时序图中，计数值COUNT为2～4时为最优。
可按照如下过程对第三时钟CK3的相位进行最优化处理。
第一过程
图7是表示对相位调节电路40中的相位进行最优化处理的第一过程的流程图。
最优化处理是使变量PHSEL的值从0～7依次递增并执行如下处理(S100)。
变量PHSEL设为i(0≤i＜N)，第三时钟CK3的相位设为φi(S102)。接下来，施加规定的图形作为输入数据DIN(S103)，读出计数器42的计数值COUNT(S104)。当计数值COUNT包含在最优范围内时(S106的Y)，依据当前的变量PHSEL的值进行确定(S108)，结束最优化处理。
如果计数值COUNT超出最优范围(S106的N)，使变量PHSEL递增，返回到步骤S102，重复相同的处理。
根据图7的流程图可知，能够通过最多N次的重复来最优化第三时钟CK3的相位。另外，在不新输入图形的前提下，保持计数值COUNT，因此不需要进行基准(reference)时钟CK1的停止、再启动的控制，进而不需要用于等待电路的稳定状态的等待时间，能够实现高速初始化。
第二过程
图8是表示对相位调节电路40中的相位进行最优化处理的第二过程的流程图。
首先，将变量PHSEL的值设定为某个初始值INIT(＝0)，第三时钟CK3的相位设定为φ0(S200)。初始值INIT也可以不是0。
接着，施加规定的图形作为输入数据DIN(S202)，读出计数器42的计数值COUNT(S204)。当计数值COUNT低于最优范围的上限值H(＝4)(S206的N)、且计数值COUNT小于最优范围的下限值L(＝2)时(S210的N)时，将变量PHSEL设定为初始值INIT，结束最优化处理。
在步骤S206中，在计数值COUNT大于上限值H(＝4)的情况下(S206的Y)，意味着第三时钟CK3的边沿定时过于超前，因此设定为不同于初始值INIT的第一值X(＝2)(S208)。第一值设定为比初始值还大规定值(例如2)的值。其结果，第三时钟CK3的定时向后移位两个周期，第三时钟CK3的定时被最优化。
在步骤S210中，在计数值COUNT小于下限值H(＝2)的情况下(S210的Y)，意味着第三时钟CK3的边沿定时过于滞后。因此为了将第三时钟CK3的定时向前移动，将变量PHSEL的值设定为不同于初始值INIT的第二值Y(＝5)(S212)。其结果，第三时钟CK3的定时跨过周期向后移位，设定为比初始状态还超前的定时。
根据第二过程可知，只施加一次图形就能够最优化第三时钟CK3的相位。
虽然本发明是以实施方式为基础所进行的说明，但是实施方式仅仅示出了本发明的发明原理、应用，在不超出权利要求书所规定的本发明的思想的范围内，在实施方式中能够进行很多变形例、配置的变更。
根据本发明的一实施方式，能够将与第一时钟同步的数据正确地转换到与它处于倍增关系的第二时钟。

Claims (9)

1.一种时钟转换电路，其特征在于，具备：
第一锁存器，利用第一时钟锁存输入数据；
第二锁存器，利用具有与所述第一时钟相同的频率的第三时钟锁存所述第一锁存器的输出数据；以及
第三锁存器，利用具有所述第一、第三时钟的N倍(N为自然数)的频率的第二时钟锁存所述第二锁存器的输出数据，
所述第二时钟和所述第三时钟处于分频/倍增关系。
2.一种时钟转换电路，其特征在于，具备：
第一锁存器，利用第一时钟锁存输入数据；
分频电路，将具有所述第一时钟的N倍的频率的第二时钟进行1/N分频，来生成第三时钟；
第二锁存器，利用所述第三时钟锁存所述第一锁存器的输出数据；以及
第三锁存器，利用所述第二时钟锁存所述第二锁存器的输出数据。
3.如权利要求2所述的时钟转换电路，其特征在于，
还具备倍增电路，所述倍增电路将所述第一时钟增加至N倍(N为自然数)生成所述第二时钟。
4.如权利要求2或者3所述的时钟转换电路，其特征在于，
将所述第二时钟进行分频所得到的所述第三时钟的相位，能够以所述第二时钟的周期为单位进行调节。
5.如权利要求4所述的时钟转换电路，其特征在于，
还具备计数器，所述计数器利用所述第二时钟对所述第三时钟的边沿定时和所述第一锁存器的输出数据的边沿定时的时间差进行计数。
6.如权利要求5所述的时钟转换电路，其特征在于，
所述第三时钟的相位被调整为所述计数器的计数值包含在规定范围内。
7.如权利要求6所述的时钟转换电路，其特征在于，
所述第三时钟的相位是通过一边扫描所述第三时钟的相位一边重复执行如下步骤来进行初始化：
在各相位中，施加规定图形作为所述输入数据的步骤；
读出施加图形后的所述计数器的计数值的步骤；以及
判定读出的所述计数值是否包含在所述规定范围内的步骤。
8.如权利要求6所述的时钟转换电路，其特征在于，
所述第三时钟的相位是通过执行如下步骤来进行初始化：
将所述第三时钟的相位设定为规定的初始值的步骤；
在所设定的相位中，施加规定图形作为所述输入数据的步骤；
读出施加图形后的所述计数器的计数值的步骤；以及
当所读出的所述计数值大于所述规定范围的上限值时，所述第三时钟的相位设定为不同于所述初始值的第一值，当所述计数值小于所述规定范围的下限值时，所述第三时钟的相位设定为不同于所述初始值的第二值的步骤。
9.一种试验装置，其特征在于，具备：
振荡器，生成第一时钟；以及
权利要求1～8中任意一项所述的时钟转换电路，接收与所述第一时钟同步的输入数据，并转换到所述第二时钟。
CN200880130172.3A 2008-07-25 2008-07-25 时钟转换电路以及使用其的试验装置 Active CN102077505B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/001995 WO2010010603A1 (ja) 2008-07-25 2008-07-25 クロック乗せ換え回路およびそれを用いた試験装置

Publications (2)

Publication Number Publication Date
CN102077505A true CN102077505A (zh) 2011-05-25
CN102077505B CN102077505B (zh) 2014-01-15

Family

ID=41570081

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880130172.3A Active CN102077505B (zh) 2008-07-25 2008-07-25 时钟转换电路以及使用其的试验装置

Country Status (6)

Country Link
US (1) US8451034B2 (zh)
JP (1) JP4995325B2 (zh)
KR (1) KR101184137B1 (zh)
CN (1) CN102077505B (zh)
TW (1) TWI398751B (zh)
WO (1) WO2010010603A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113253008A (zh) * 2020-02-13 2021-08-13 普适福了有限公司 用于测试被测器件的方法以及使用其的装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7920906B2 (en) 2005-03-10 2011-04-05 Dexcom, Inc. System and methods for processing analyte sensor data for sensor calibration
US9247900B2 (en) 2004-07-13 2016-02-02 Dexcom, Inc. Analyte sensor
US7946984B2 (en) 2004-07-13 2011-05-24 Dexcom, Inc. Transcutaneous analyte sensor
US8886272B2 (en) 2004-07-13 2014-11-11 Dexcom, Inc. Analyte sensor
US8133178B2 (en) 2006-02-22 2012-03-13 Dexcom, Inc. Analyte sensor
US8423851B2 (en) * 2010-09-16 2013-04-16 Nanya Technology Corporation Measured device and test system utilizing the same
WO2013100976A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Data transfer between asynchronous clock domains
JP6026001B2 (ja) * 2013-10-18 2016-11-16 三菱電機株式会社 データ転送装置及びデータ転送方法
US9628059B2 (en) 2015-06-18 2017-04-18 International Business Machines Corporation Fine delay structure with programmable delay ranges
EP3203461A3 (en) * 2016-02-03 2017-08-23 Rohm Co., Ltd. Timing controller
KR102413192B1 (ko) * 2017-11-03 2022-06-24 삼성전자주식회사 Nbti 또는 pbit를 모니터링하는 테스트 회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1116340A (zh) * 1994-05-10 1996-02-07 英特尔公司 频率为p/q整数比关系的数字器件间同步数据传输的方法和设备
JPH0865173A (ja) * 1994-08-16 1996-03-08 Nec Eng Ltd パラレルシリアル変換回路
US5987081A (en) * 1997-06-27 1999-11-16 Sun Microsystems, Inc. Method and apparatus for a testable high frequency synchronizer
CN101135920A (zh) * 2006-08-30 2008-03-05 冲电气工业株式会社 时钟转换电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0276332A (ja) * 1988-09-13 1990-03-15 Nippon Telegr & Teleph Corp <Ntt> ビット位相同期回路
JPH0993232A (ja) * 1995-09-25 1997-04-04 Fujitsu Ltd クロック乗換回路
JP2914267B2 (ja) * 1996-01-30 1999-06-28 日本電気株式会社 集積回路のデータ転送方法およびその装置
JP3442228B2 (ja) * 1996-08-29 2003-09-02 松下電器産業株式会社 同期保持装置
US5923193A (en) * 1996-12-11 1999-07-13 Intel Corporation Method and apparatus for transferring signals between multiple clock timing domains
US5905391A (en) * 1997-07-14 1999-05-18 Intel Corporation Master-slave delay locked loop for accurate delay or non-periodic signals
JP3501732B2 (ja) * 2000-06-23 2004-03-02 日本電気通信システム株式会社 パラレルシリアル変換回路
US6664827B2 (en) * 2001-03-02 2003-12-16 Adc Telecommunications, Inc. Direct digital synthesizer phase locked loop
JP2003007056A (ja) * 2001-06-18 2003-01-10 Mitsubishi Electric Corp 半導体記憶装置
JP4181908B2 (ja) * 2003-03-28 2008-11-19 キヤノン株式会社 クロック乗換回路
US6987404B2 (en) * 2003-10-10 2006-01-17 Via Technologies, Inc. Synchronizer apparatus for synchronizing data from one clock domain to another clock domain
JP3933647B2 (ja) * 2004-05-10 2007-06-20 シャープ株式会社 消費電力解析防止機能つき半導体装置
US8212594B2 (en) * 2010-08-11 2012-07-03 Integrated Device Technology, Inc. Methods and apparatuses for clock domain crossing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1116340A (zh) * 1994-05-10 1996-02-07 英特尔公司 频率为p/q整数比关系的数字器件间同步数据传输的方法和设备
JPH0865173A (ja) * 1994-08-16 1996-03-08 Nec Eng Ltd パラレルシリアル変換回路
US5987081A (en) * 1997-06-27 1999-11-16 Sun Microsystems, Inc. Method and apparatus for a testable high frequency synchronizer
CN101135920A (zh) * 2006-08-30 2008-03-05 冲电气工业株式会社 时钟转换电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113253008A (zh) * 2020-02-13 2021-08-13 普适福了有限公司 用于测试被测器件的方法以及使用其的装置
CN113253008B (zh) * 2020-02-13 2024-05-31 普适福了有限公司 用于测试被测器件的方法以及使用其的装置

Also Published As

Publication number Publication date
JPWO2010010603A1 (ja) 2012-01-05
TW201007425A (en) 2010-02-16
KR101184137B1 (ko) 2012-09-18
KR20110056492A (ko) 2011-05-30
TWI398751B (zh) 2013-06-11
US8451034B2 (en) 2013-05-28
US20110128052A1 (en) 2011-06-02
CN102077505B (zh) 2014-01-15
WO2010010603A1 (ja) 2010-01-28
JP4995325B2 (ja) 2012-08-08

Similar Documents

Publication Publication Date Title
CN102077505B (zh) 时钟转换电路以及使用其的试验装置
US20210313975A1 (en) Bi-directional adaptive clocking circuit supporting a wide frequency range
CN101478308B (zh) 基于延时锁定环的可配置频率合成电路
TWI622270B (zh) 用於平衡高速串列數位介面之信道之間的偏斜之方案
US7945803B2 (en) Clock generation for multiple clock domains
JPH04217115A (ja) 少くとも１つのクロック位相出力と基準クロックの間の位相関係を変えるための集積回路
CN102832930A (zh) 数字锁相回路***及方法
WO2017197946A1 (zh) 一种基于pvtm的宽电压时钟拉伸电路
CN110649922B (zh) 一种数字时钟倍频器
CN105978539B (zh) 一种结构精简的快速时钟拉伸电路
US7681099B2 (en) Techniques for integrated circuit clock signal manipulation to facilitate functional and speed test
WO2008094968A2 (en) Clock circuitry for ddr-sdram memory controller
US6507230B1 (en) Clock generator having a deskewer
CN101192820B (zh) 一种延迟模块装置以及开回路控制装置与方法
US6477657B1 (en) Circuit for I/O clock generation
US7546481B2 (en) Clock control circuit that generates and selects one of a divided clock signal and a multiplied clock signal as a bus clock signal
KR101349587B1 (ko) 단일 클럭 경로를 사용하는 1분주이상의 클럭 분주 회로
US6982573B2 (en) Switchable clock source
CN107547082B (zh) 用于数字***中时钟合成器的1-16和1.5-7.5分频器
JP2000249747A (ja) 半導体試験装置のタイミング信号発生回路
JP2007312321A (ja) シリアル・パラレル変換用の半導体集積回路
CN116418320B (zh) 一种自动调整多路分频器延迟相等的方法及电路
JP2004061339A (ja) 位相検出装置
JP2543514B2 (ja) タイミング信号発生器
JP2004127012A (ja) 同期式回路およびその設計方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant