CN101764096A - 垂直沟道型非易失性存储器件及其制造方法 - Google Patents

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Abstract

一种垂直沟道型非易失性存储器件及其制造方法，该方法包括：在半导体衬底上交替形成多个牺牲层和多个层间介电层；蚀刻牺牲层和层间介电层，以形成用于沟道的多个第一开口，每个第一开口均暴露所述衬底；填充第一开口以形成从半导体衬底突出的多个沟道；蚀刻牺牲层和层间介电层，以形成用于除去沟道之间的牺牲层的第二开口；通过除去由第二开口暴露出的牺牲层来暴露沟道的侧壁；和在沟道的暴露出的侧壁上形成隧道绝缘层、电荷俘获层、电荷阻挡层和用于栅电极的导电层。

Description

垂直沟道型非易失性存储器件及其制造方法
相关申请
本申请要求享有2008年12月24日和2009年4月13日分别提交的韩国专利申请10-2008-0133015和10-2009-0031902的优先权，通过引用将其全部内容并入本文。
技术领域
本发明涉及非易失性存储器件及其制造方法，更具体地说涉及垂直沟道型非易失性存储器件及其制造方法。
背景技术
存储器件根据在电源断开时是否保持数据而分为易失性存储器件和非易失性存储器件。易失性存储器件在电源断开时数据丢失。易失性存储器件的例子包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。相反，非易失性存储器件即使在电源断开时也保留存储的数据。非易失性存储器件的例子包括快闪存储器。
根据数据存储方法，非易失性存储器件分为浮置栅极型非易失性存储器件和电荷俘获型非易失性存储器件。
浮置栅极型非易失性存储器件包括多个存储单元，每个存储单元均具有：在衬底上形成的隧道绝缘层、浮置栅电极、电荷阻挡层和控制栅电极。浮置栅极型非易失性存储器件通过在浮置栅电极的导带内积累电荷来存储数据。
电荷俘获型非易失性存储器件包括多个存储单元，每个存储单元均具有：在衬底上形成的隧道绝缘层、电荷俘获层、电荷阻挡层和控制栅电极。电荷俘获型非易失性存储器件通过将电荷俘获在电荷俘获层内部的深能级俘获位点(deep-level trap site)中来存储数据。
然而，因为图案化技术在某些方面已经达到极限，故而在硅衬底上以单层制造的平面非易失性存储器件在通过形成微细图案而改善集成密度方面受到限制。
因此，已经有人提出一种串垂直布置在衬底上的垂直沟道型非易失性存储器件。垂直沟道型非易失性存储器件包括在衬底上方依次形成的下部选择晶体管、多个存储单元和上部选择晶体管。因为在衬底上垂直地布置串，所以垂直沟道型非易失性存储器件可改善集成密度。
以下，将参考附图描述制造垂直沟道型非易失性存储器件的常规方法。
图1A至4B是说明制造垂直沟道型非易失性存储器件的常规方法示例性示意图。为了方便，将关于形成下部选择晶体管和上部选择晶体管的工艺省略，下面描述将集中于形成多个存储单元的工艺。具体地，附图“A”是说明中间结果的截面图，附图“B”是附图“A”中在高度A-A’剖开的平面图。
参考图1A和1B，在形成有包括源极线、下部选择晶体管等的下部结构的衬底10上交替形成多个层间介电层11和多个用于栅电极的导电层12。选择性地蚀刻层间介电层11和导电层12以形成多个暴露衬底10的接触孔H。
参考图2A和2B，在接触孔H的内壁上形成电荷阻挡层13。电荷阻挡层13防止电荷穿过电荷俘获层14移动朝向栅电极。
电荷俘获层14形成在电荷阻挡层13上。电荷俘获层14将电荷俘获在深能级俘获位点中从而实质上将数据存储起来。电荷俘获层14由氮化物形成。
在形成有电荷阻挡层13和电荷俘获层14的接触孔H内形成隧道绝缘层15。隧道绝缘层15由于电荷的隧穿而用作能量势垒层。
参考图3A和3B，蚀刻隧道绝缘层15的中心区域以形成用于暴露衬底10的沟道的开口。采用用于沟道的层填充用于沟道的开口以形成多个从衬底10突出的沟道16。
参考图4A和4B，在形成有沟道16的所得结构上方形成掩模图案(未显示)。多个掩模图案覆盖用于存储单元MC的区域并以第一方向I-I’延伸。使用掩模图案作为蚀刻阻挡，蚀刻层间介电层11和用于栅电极的导电层12以形成多个栅电极12A。采用绝缘层17填充经蚀刻的区域。
这样，形成多个存储单元MC，每个存储单元MC均包括：隧道绝缘层15、电荷俘获层14、电荷阻挡层13和包围垂直沟道16外表面的栅电极。在此，沿着相同沟道16堆叠的存储单元MC构成一个串。此外，连接至栅电极12A的存储单元MC(以第一方向I-I’布置的存储单元)作为一个页面(one page)操作。即，在每层中形成的多个存储单元MC作为多个一个页面操作。
图5是说明在常规垂直沟道型非易失性存储器件中形成字线的工艺的透视图。
参考图5，图案化层间介电层11和栅电极12A，以暴露沿着沟道16堆叠的存储单元的栅电极12A。形成连接至存储单元的栅电极的字线18。
如上所述，由于在相同层上形成的多个存储单元作为多个页面操作，所以即使栅电极12A形成在相同层上，也必须在各页面中形成字线18。
根据现有技术，在形成用于栅电极的导电层12、电荷阻挡层13、电荷俘获层14和隧道绝缘层15之后，形成沟道16。即，由于垂直沟道型非易失性存储器件的制造工艺和平面非易失性存储器件的制造工艺实施顺序相反，所以存储器件的特性劣化，以下将更详细地进行描述。
首先，隧道绝缘层15的层品质的劣化引起数据保留特性和可靠性的劣化。由于非易失性存储器件通过使用Fowler-Nordheim(F-N)隧穿来存储和擦除数据，所以用作F-N隧穿中能量势垒的隧道绝缘层15的层品质对存储器件特性具有重大影响。
然而，因为隧道绝缘层15最后形成并且通过蚀刻隧道绝缘层15的中心区域来形成用于沟道的开口，所以隧道绝缘层15的层品质劣化。
第二，由于形成由多晶硅形成的沟道16以防止电荷阻挡层13、电荷俘获层14和隧道绝缘层15在于开口内部形成用于沟道的层的工艺中受到损伤，所以在沟道16中的电流减小并且阈值电压分布的均匀性降低。
通常在高温下使用硅源气体和HCl气体实施单晶硅生长工艺。硅源气体供给用于生长单晶硅的硅源，并且通过氧化还原反应除去在衬底10上形成的自然氧化物层，或者除去在绝缘层上沉积的硅，由此仅仅在衬底10的表面上生长单晶硅。
如果将单晶硅生长工艺应用于形成常规的垂直沟道型非易失性存储器件的沟道16的工艺，那么电荷阻挡层13、电荷俘获层14和隧道绝缘层15均会受到损伤。因此，难以形成单晶硅的沟道16。
同时，由于隧道绝缘层15、电荷俘获层14、电荷阻挡层13和栅电极围绕沟道16的外表面形成，所以相对于一个沟道16就会形成一个串ST。在提高非易失性存储器件的集成密度上存在限制。
此外，相对于在各层上形成的栅电极12A，需要在每个页面形成字线18。因此各页面要有用于形成字线18的区域，因此在提高存储器件的集成密度上存在另一个限制。
发明内容
本发明的一个实施方案涉及提供一种垂直沟道型非易失性存储器件及其制造方法，所述垂直沟道型非易失性存储器件具有依次形成的沟道、隧道绝缘层、电荷俘获层和电荷阻挡层。
本发明的另一个实施方案涉及提供一种具有共享一个沟道的至少两个串的垂直沟道型非易失性存储器件及其制造方法。
本发明的另一个实施方案涉及提供一种垂直沟道型非易失性存储器件及其制造方法，其中在相同层上形成的多个存储单元作为一个页面操作。
根据本发明的一个方面，提供一种制造垂直沟道型非易失性存储器件的方法，所述方法包括：在衬底上交替形成多个牺牲层和多个层间介电层；蚀刻牺牲层和层间介电层以形成多个用于沟道的第一开口，每个开口均暴露衬底；利用用于沟道的层来填充第一开口以形成多个从衬底突出的沟道；蚀刻牺牲层和层间介电层以形成用于除去沟道之间牺牲层的第二开口；通过除去通过用于除去牺牲层的第二开口暴露的牺牲层来暴露沟道的侧壁；和在沟道暴露侧壁上依次地形成隧道绝缘层、电荷俘获层、电荷阻挡层和用于栅电极的导电层。
根据本发明的另一个方面，提供一种制造垂直沟道型非易失性存储器件的方法，所述方法包括：在衬底上交替形成多个牺牲层和多个层间介电层；蚀刻牺牲层和层间介电层以形成多个用于沟道的第一开口，每个开口均暴露衬底；利用用于沟道的层来填充第一开口以形成从衬底突出的多个矩形柱型沟道；蚀刻牺牲层和层间介电层以形成用于除去在沟道之间设置的牺牲层的第二开口；通过除去通过用于除去牺牲层的第二开口暴露的牺牲层来暴露沟道的侧壁；和在沟道的暴露侧壁上依次地形成隧道绝缘层、电荷俘获层、电荷阻挡层和用于栅电极的导电层。
根据本发明的另一个方面，提供一种垂直沟道型非易失性存储器件，其包括：从衬底突出的多个沟道；和包括沿着沟道堆叠的多个存储单元的多个串，其中所述串中的至少两个共享一个沟道。
根据本发明的另一个方面，提供一种垂直沟道型非易失性存储器件，其包括：从衬底垂直突出的沟道；包含沿着沟道堆叠的多个存储单元的串；和在存储单元的栅电极的侧壁上的间隔物。
根据本发明的另一个方面，提供垂直沟道型非易失性存储器件，其包括：从衬底垂直突出的沟道；包含沿着沟道堆叠的多个存储单元的串，其中在相同层上设置的存储单元作为一个页面操作。
附图说明
图1A至4B是说明制造垂直沟道型非易失性存储器件的常规方法的示意图。
图5是说明在常规的垂直沟道型非易失性存储器件中形成字线的工艺的透视图。
图6A至11B是说明制造根据本发明第一实施方案的垂直沟道型非易失性存储器件的方法的示意图。
图12A至18B是说明制造根据本发明第二实施方案的垂直沟道型非易失性存储器件的方法的示意图。
图19A至26B是说明制造根据本发明第三实施方案的垂直沟道型非易失性存储器件的方法的示意图。
图27A至27C是说明根据本发明一个实施方案形成位线和字线的方法的示意图。
具体实施方式
本发明的其它目的和优点可以通过以下描述来理解，并且通过参考本发明的实施方案可变得显而易见。
参考附图，将层和区域的说明厚度进行放大以有助于说明。当称第一层在第二层″上″或在衬底″上″的时候，其可表示第一层直接形成在第二层上或衬底上，或也可表示第一层和衬底之间可存在第三层。此外，即使相同或类似的附图标记出现在本发明的不同的实施方案或者附图中，但是它们表示相同或类似的构成元件。
为了方便，将关于形成下部选择晶体管和上部选择晶体管的方法的描述省略，下面的描述将集中于形成多个存储单元的方法。
本发明的第一实施方案提供一种非易失性存储器件及其制造方法，所述非易失性存储器件具有依次形成的沟道、隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极。本发明的第二实施方案提供一种具有共享一个沟道的至少两个串的非易失性存储器件及其制造方法。本发明的第三实施方案提供一种在相同层上形成的多个存储单元作为一个页面操作的非易失性存储器件及其制造方法。
图6A至11B是说明制造根据本发明的第一实施方案的垂直沟道型非易失性存储器件的方法的示意图。具体地，说明使用用于除去牺牲层的线型开口的情况。附图“A”是说明中间结果的截面图，附图“B”是附图“A”中的在高度A-A’处剖开的平面图。
参考图6A和6B，在形成有包括源极线、下部选择晶体管等的下部结构的衬底20上交替形成多个层间介电层21和多个牺牲层22。
源极线可包括：硅衬底、导电材料层、通过掺杂杂质进入绝缘体形成的材料层或者金属层。层间绝缘层21将多个存储单元互相分离开，其中多个存储单元构成串，并可由氧化物例如SiO2形成。
牺牲层22确保在后续工艺中有用于形成隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极所必需的间隔。牺牲层22可和构成串的存储单元一样多地重复地形成。
通过在后续工艺中选择性地仅除去牺牲层22同时保留多个层间介电层21，确保有用于形成隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极所必需的间隔。因此，牺牲层22可由相对于层间介电层21具有高度蚀刻选择比的材料形成。例如，当层间介电层21由氧化物形成时，牺牲层22可由非晶碳或者氮化物例如Si3N4形成。
选择性地蚀刻层间介电层21和牺牲层22以形成用于沟道的多个开口，各开口均暴露衬底20。
可沿第一方向和与第一方向交叉的第二方向布置用于沟道的开口。开口之间的间隔可考虑在后续工艺中将形成的隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极的厚度来确定。
附图中示例性地说明多个用于沟道的孔型开口，但是显然，用于沟道的开口可以根据本领域技术人员的意图改变为各种形式，例如矩形柱型。
采用用于沟道的层填充用于沟道的开口以形成从衬底20突出的多个沟道23。
沟道23可由多晶硅或者单晶硅形成。例如，当沟道23由单晶硅形成时，可在高温下使用硅源气体和HCl气体形成沟道23。根据本发明的第一实施方案，在形成隧道绝缘层、电荷俘获层和电荷阻挡层之前形成沟道23。这样，在形成沟道23的过程中，隧道绝缘层、电荷俘获层和电荷阻挡层不会受到损伤。因此，沟道23可由单晶硅形成而没有任何缺陷。
参考图7A和7B，选择性地蚀刻多层牺牲层22和多层层间介电层21，在多个沟道23之间形成用于除去牺牲层的开口T1。
开口T1为用于除去牺牲层22而形成。开口T1可形成为至少最底下的牺牲层22被暴露出的深度D1。在这种情况下，通过开口T1的内壁可暴露全部牺牲层22，因此可除去全部牺牲层22。
虽然作为一个示例性实施方案说明了沿一定方向平行延伸的用于除去牺牲层的线型开口T1的情况，但是对于本领域技术人员显而易见的是：也可形成各种型式的用于除去牺牲层的开口T1。
参考图8A和8B，除去由开口T1暴露的牺牲层22以暴露沟道23的侧壁。在此，由于牺牲层22的除去，所以用于除去牺牲层的开口T1’延伸直至沟道23的侧壁。
实施牺牲层22的除去以选择性地仅除去牺牲层22而层间介电层21基本保持原样。因此，沟道23的侧壁以一定间隔暴露，并且具有除去牺牲层22之后的空间(见图8A的①)，在后续工艺中，在由除去牺牲层22之后的空间中形成隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极。
如上所述，当层间绝缘层21由SiO2形成并且牺牲层由Si3N4形成时，可使用磷酸例如H3PO4在约50～约200℃的温度下实施牺牲层22的除去。在这种情况下，通过如下描述的化学式1可选择性地仅除去牺牲层22。
[化学式1]
Si3N4+4H3PO4+12H2O →3Si(OH)4+4NH4H2PO4
SiO2+2H2O→Si(OH)4
参考图9A和9B，在暴露出沟道23的所得结构上依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层24。这样，在暴露的沟道23的侧壁上依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层24。隧道绝缘层、电荷俘获层和电荷阻挡层示为一层并由附图标记“24”表示。
在除去牺牲层22的所得结构上依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层24中，隧道绝缘层、电荷俘获层和电荷阻挡层24可形成为一定厚度，在该厚度下层间介电层21之间的间隔没有被完全填充。即，隧道绝缘层、电荷俘获层和电荷阻挡层24可形成一定厚度，在该厚度下层间介电层21之间的间隔在某种程度上开口从而可确保用于栅电极的空间。这样，在层间介电层21和在后续工艺中将形成的用于栅电极的导电层25之间可形成间隔物。
通过氧化工艺或者化学气相沉积(CVD)工艺可实施隧道绝缘层的形成。电荷俘获层可包括用于俘获电荷的电荷俘获层或者用于存储电荷的电荷存储层。电荷俘获层可由氮化物形成，电荷存储层可由多晶硅形成。特别地，电荷俘获层可包括高介电常数材料，例如SixNy、Hf、Zr、La、Dy或Sc。电荷阻挡层可包括两组成材料，例如SiO2、Al2O3、HfO2、ZrO2、GdO、DyO或ScO，或三组成材料，例如HfAlO、HfLaO、AlLaO、GdAlO或GdLaO。
参考图10A和10B，在形成有隧道绝缘层、电荷俘获层和电荷阻挡层24的所得结构上形成用于栅电极的导电层25，并且对该导电层实施平坦化工艺。在层间介电层21之间的开口区域中埋置用于栅电极的导电层25。
用于栅电极的导电层25可包括金属硅化物、金属、金属氧化物或金属氮化物。例如，导电层25可包括TiN、WN、TiAlN、TaN、TaCN或MoN。特别地，导电层25可还包括低电阻材料，例如W。Al或者Cu。
通过CVD工艺或者原子层沉积(ALD)工艺可实施用于栅电极的导电层25的形成。
参考图11A和11B，在形成有用于栅电极的导电层25的所得结构上形成多个掩模图案(未显示)。掩模图案(未显示)覆盖将形成存储单元MC的区域，并且沿第一方向I-I’平行地延伸。使用掩模图案作为蚀刻阻挡，通过蚀刻导电层25形成多个栅电极25A。
在此，考虑栅电极25A的厚度可确定掩模图案的宽度。在蚀刻用于栅电极的导电层25时，沿着掩模图案的宽度也可蚀刻相邻层21和24。
采用绝缘层26填充经蚀刻区域。这样，形成多个存储单元MC，每个存储单元MC均包括沟道23、隧道绝缘层、电荷俘获层和电荷阻挡层24。此外，形成多个包括沿着沟道23堆叠的多个存储单元MC的串ST。
在存储单元MC的栅电极25A的侧壁上形成多个间隔物SP，各间隔物SP包括隧道绝缘层、电荷俘获层和电荷阻挡层24。间隔物SP可包括氧化物-氮化物-氧化物(ONO)层。
虽然未显示，但是对层间介电层21和栅电极25A进行图案化以形成连接至各栅电极的多个金属线。
如上所述，可在形成沟道23之后依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层24。因此，可改善隧道绝缘层的层品质。通过形成单晶硅的沟道23，可改善在沟道23中流动的电流，并还能改善阈值电压分布的均一性。
图12A至18B是说明制造根据本发明第二实施方案的垂直沟道型非易失性存储器件的方法的示意图。具体地，说明形成矩形柱型沟道的情况。附图“A”是说明中间结果的截面图，附图“B”是附图“A”中在高度A-A’处剖开的平面图。由于根据本发明第二实施方案的垂直沟道型非易失性存储器件的详细制造工艺和本发明第一实施方案相同，所以省略其详述。
参考图12A和12B，在衬底30上交替形成多个层间介电层31和多个牺牲层32。牺牲层32可由非晶碳或者氮化物例如Si3N4形成。
选择性地蚀刻层间介电层31和牺牲层32以形成暴露衬底30并沿第一方向I-I’平行延伸的多个线型开口T2。
参考图13A和13B，利用用于沟道的层填来充线型开口以形成从衬底30突出的多个矩形柱型沟道34。以下描述用于形成沟道34的方法。
首先，采用绝缘层33填充线型开口T2。绝缘层33可由氧化物形成。在形成有绝缘层33的所得结构上形成沿第二方向II-II’平行延伸的多个线型掩模图案(未显示)。使用掩模图案(未显示)作为蚀刻阻挡蚀刻绝缘层33。这样，形成用于矩形柱型沟道的开口以暴露衬底30。采用用于沟道的层填充用于沟道的开口，以形成从衬底30垂直地突出的多个沟道34。在此，沟道34为矩柱形，并在沿第一方向I-I’布置的沟道34之间的区域中埋置绝缘层33。
第二，采用用于沟道的层填充线型开口T2之后，在埋置有用于沟道的层的所得结构上形成沿第二方向II-II’平行延伸的多个掩模图案(未显示)。使用掩模图案(未显示)作为蚀刻阻挡，蚀刻被埋置的用于沟道的层以形成矩形柱型沟道34。采用绝缘层33填充经蚀刻区域。这样，形成矩形柱型沟道，并且在沿第一方向I-I’布置的沟道34之间的区域中埋置绝缘层33。
参考图14A和14B，选择性地蚀刻多层的牺牲层32和多层的层间介电层31，以形成用于除去在多个沟道34之间设置的牺牲层的开口T3。
参考图15A和15B，除去由用于除去牺牲层的开口T3暴露的多层牺牲层32，以暴露沟道34的侧壁。在此，由于多层牺牲层32的除去，用于除去牺牲层的开口T3’延伸直至沟道34的侧壁。因此，沟道23的侧壁通过其中除去牺牲层32的间隔以一定的间距暴露，在后续工艺中，在除去牺牲层32的间隔中形成隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极。
参考图16A和16B，在暴露出沟道34的侧壁的所得结构上依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层35。这样，在暴露的沟道34的侧壁上依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层35。隧道绝缘层、电荷俘获层和电荷阻挡层在福图中示作一层并由附图标记“35”表示。
在其中除去牺牲层32的所得结构上依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层35中，隧道绝缘层、电荷俘获层和电荷阻挡层35可形成为一定厚度，在该厚度下多层层间介电层31之间的间隔没有被完全填充。即，隧道绝缘层、电荷俘获层和电荷阻挡层35可形成为一定厚度，在该厚度下多层层间介电层之间的间隔在某种程度上是开口的，即，在多层层间介电层之间确保有用于栅电极的空间。这样，在层间介电层31和在后续工艺中将形成的用于栅电极的导电层36之间可形成间隔物。
此外，由于在沿第一方向布置的沟道34之间的区域埋置有绝缘层33，所以仅仅在具有矩柱形的侧壁(见附图标记③)上形成隧道绝缘层、电荷俘获层和电荷阻挡层35。即，可在沟道34的任一侧壁上另行形成电荷俘获层。
参考图17A和17B，在形成有隧道绝缘层、电荷俘获层和电荷阻挡层35的所得结构上形成用于栅电极的导电层36，并且对导电层36实施平坦化工艺。在多层层间介电层31之间的开口区域中埋置用于栅电极的导电层36。
参考图18A和18B，在形成有用于栅电极的导电层36的所得结构上形成多个掩模图案(未显示)。掩模图案(未显示)覆盖沟道34和将形成存储单元MC的区域，并且沿第一方向I-I’平行地延伸。使用掩模图案作为蚀刻阻挡，通过蚀刻导电层36形成多个栅电极36A。
采用绝缘层37填充经蚀刻区域。这样，形成多个存储单元MC，各存储单元MC包括沟道34、隧道绝缘层、电荷俘获层、电荷阻挡层35和栅电极36A。在存储单元MC的栅电极36A的侧壁上形成多个间隔物SP，各间隔物SP包括隧道绝缘层、电荷俘获层和电荷阻挡层35。间隔物SP可包括氧化物-氮化物-氧化物(ONO)层。
这样，形成多个串ST，各串ST包括沿着沟道34堆叠的多个存储单元MC。特别地，由于在沿第一方向布置的沟道34之间的区域中埋置绝缘层33，所以共享一个沟道34的两个串ST彼此分隔开。因此，在矩形柱型沟道34的两侧上形成串ST，并且两个串ST可相对于一个沟道34形成。即，两个串ST1和ST2(ST3和ST4)共享一个沟道34。
虽然未显示，但是对多层的层间介电层31和栅电极36A图案化以形成连接至各栅电极的多个金属线。
如上所述，由于形成至少两个串ST以共享一个沟道34，所以可增加垂直沟道型非易失性存储器件的集成密度。
图19A至26B是说明制造根据本发明第三实施方案的垂直沟道型非易失性存储器件的方法的示意图。附图“A”是说明中间结果的截面图，附图“B”是附图“A”中的在高度A-A’处剖开的平面图。由于根据本发明第三实施方案的垂直沟道型非易失性存储器件的详细制造工艺和本发明第一实施方案相同，所以将省略其详述。
参考图19A和19B，在形成有包括源极线、下部选择晶体管等的下部结构(未显示)的衬底40上交替形成多层的层间介电层41和多层的牺牲层42。牺牲层42可由相对于层间介电层41具有高蚀刻选择比的材料形成。例如，牺牲层42可由非晶碳或氮化物特别地Si3N4形成。
选择性地蚀刻层间介电层41和牺牲层42以形成暴露衬底40的用于沟道的多个开口。
可考虑在后续工艺中将形成的隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极的厚度，来确定用于沟道的开口之间的间隔。特别地，用于沟道的开口可形成为孔型，用于沟道的开口的宽度可为约1μm或更小。这样，在形成用于沟道的孔型开口时，沟道之间间隔减小，因此存储器件的集成密度可进一步增加。
利用用于沟道的层来填充用于沟道的开口以形成从衬底40突出的多个沟道43。如上所述，当采用用于沟道的层填充用于沟道的孔型开口时，形成柱型沟道43，因此后续工艺更容易实施。
通过生长单晶硅或者沉积多晶硅可形成沟道43。
参考图20A和20B，选择性地蚀刻多层牺牲层42和多层层间介电层41，以形成用于除去在沟道43之间设置的牺牲层的多个孔型开口T3。
开口T3为用于除去多层的牺牲层42而形成。开口T3可形成为各种形状，例如除孔型之外的线型。然而，当开口T3形成为孔型时，存储器件的集成密度可进一步提高，以下将更详细地进行描述。
当在沿第一方向I-I′和沿与第一方向I-I′交叉的第二方向II-II’布置的沟道43之间形成用于除去牺牲层的孔型开口T3时，孔型开口T3和沟道43布置为彼此交叉。这样，开口T3和沟道43之间的距离D2可进一步减小。
当形成沿第一方向I-I′延伸的线型开口时，必须考虑开口和沟道43之间的距离D2。另一方面，当孔型开口T3和沟道43布置为彼此交叉时，必须考虑开口T3和沟道43之间沿着对角方向的距离D1。
即，如图20B所示，用于除去牺牲层的开口T4和沟道43之间的距离D3可进一步减小。由此，沟道43和用于除去牺牲层的开口的集成密度可进一步提高。
可考虑在后续工艺中在沟道43的侧壁上形成的隧道绝缘层、电荷俘获层和电荷阻挡层44的厚度，来确定用于除去牺牲层的开口T3和沟道43之间的距离D1。
为了举例说明的目的，在图20A中显示沟道43和用于除去牺牲层的开口T3的横截面的截面图。然而，如上所述，当沟道43和用于除去牺牲层的开口T4之间的距离D3减小时，沟道43和用于除去牺牲层的开口T4可布置为在横截面视图上彼此重叠。
用于除去牺牲层的孔型开口T3可形成为具有1μm或更小的宽度。
参考图21A和21B，除去由用于除去牺牲层的开口T3暴露的多层牺牲层42，以暴露沟道43的侧壁。在此，由于牺牲层42的除去，用于除去牺牲层的开口T3’延伸直至沟道43的侧壁。这样，沟道43的侧壁通过除去牺牲层42之后的空间以一定的间距而暴露(见图21A的①)，并且在后续工艺中在除去牺牲层42的空间中形成隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极。
参考图22A和22B，在暴露出沟道43的所得层上依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层44。这样，在暴露出沟道43的侧壁上依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层44，用于除去多层的层间介电层41之间的牺牲层的开口T3”的宽度减小。隧道绝缘层、电荷俘获层和电荷阻挡层在图中示作一层和由附图标记“44”表示。
在除去了牺牲层42的所得结构上依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层44中，隧道绝缘层、电荷俘获层和电荷阻挡层44可形成为一定厚度，在该厚度下多层的层间介电层41之间的空间没有完全填充。即，隧道绝缘层、电荷俘获层和电荷阻挡层44可形成为一定厚度，在该厚度下层间介电层之间的空间在某种程度上是开口的，即，确保有用于栅电极的空间。
隧道介电层可形成为约
Figure G2009101654219D0000131
至约
Figure G2009101654219D0000132
的厚度，电荷俘获层可形成为约至约
Figure G2009101654219D0000142
的厚度。电荷阻挡层可形成为约
Figure G2009101654219D0000143
至约
Figure G2009101654219D0000144
的厚度。此外，电荷俘获层可由氮化物或多晶硅形成，电荷阻挡层可由具有高介电常数的材料形成。
实施形成沿着沟道堆叠的存储单元的栅电极的工艺。通过利用用于栅电极的导电层填充层间介电层之间的开口区域即电荷阻挡层之间的开口区域，来形成栅电极。通过采用绝缘层填充用于除去的牺牲层的开口(其中形成有栅电极)，形成栅电极隔离层。
作为根据第一实施方案的形成栅电极的方法，以下将参考图23A至24B描述形成用于栅电极的导电层以使得中心区域开口的情况。对于根据第二实施方案的形成栅电极的方法，以下将参考图25A至26B描述形成用于栅电极的导电层以使得用于除去牺牲层的开口T3”完全填充的情况。
以下将描述根据本发明的第一实施方案的形成栅电极的方法。
参考图23A和23B，形成用于栅电极的导电层45，使层间介电层之间的开口区域，即电荷阻挡层之间的开口区域本填充，并且使用于除去牺牲区域的开口T3”的中心区域C是开口的。因此，中心区域C具有孔型沟槽形状，并且沿着中心区域C的内壁形成用于栅电极的导电层45。
用于栅电极的导电层45可由多晶硅、金属、其组合或者金属化合物形成。金属化合物可包括CoSix或NiSi。
参考图24A和24B，通过干蚀刻工艺或者湿蚀刻工艺可除去沿着内壁形成的用于栅电极的导电层45。
利用绝缘层填充沿着内壁形成有导电层45的中心区域C。绝缘层46是用于隔离多层的栅电极的栅极隔离层，可包括氧化物层。
以下将描述根据本发明的第二实施方案的形成栅电极的方法。
参考图25A和25B，在形成有隧道绝缘层、电荷俘获层、电荷阻挡层44的所得结构上形成用于栅电极的导电层45，使得多层的层间介电层之间的开口区域被填充。在此，利用用于栅电极的导电层45完全地填充用于除去牺牲层的开口T3”。
参考图26A和26B，选择性地蚀刻用于栅电极的导电层45，使存储单元的栅电极45A互相隔离，所述存储单元沿着沟道43堆叠。
可通过无掩模蚀刻工艺蚀刻用于栅电极的导电层45。当实施无掩模蚀刻工艺时，在存储单元MC的最上面的部分处形成的隧道绝缘层、电荷俘获层和电荷阻挡层44用作蚀刻阻挡，仅仅选择性地蚀刻在存储单元MC之间埋置的导电层45。因此，存储单元MC的栅电极可彼此隔离，而没有形成隔离掩模图案。
采用绝缘层46填充蚀刻了用于栅电极的导电层45的区域。绝缘层46是用于隔离多层的栅电极的栅极隔离层，可包括氧化物层。
这样制造半导体存储器件，其包括：在衬底40上采用层间绝缘层41交替堆叠的栅电极45A、在多个栅电极45A和层间介电层41的内埋置并从衬底40垂直地突出的沟道43、以及在沟道43和栅电极45A之间的包括隧道绝缘层、电荷俘获层、电荷阻挡层44的存储单元。此外，通过沿着沟道43堆叠存储单元MC形成从衬底40垂直布置的串(ST)结构。
在沿着沟道43堆叠的存储单元MC中，通过在栅电极45A和层间介电层41内埋置的绝缘层46即栅电极隔离层使得栅电极45A隔离。此外，由于在相同层上形成的存储单元MC共享栅电极45A，所以在读出操作中它们作为一个页面操作。
如上所述，通过形成用于除去牺牲层的孔型开口可以提高存储器件的集成密度。此外，由于在相同层上形成的存储单元作为一个页面操作，所以形成字线所需要的区域减小，因此存储器件的集成密度进一步提高。
图27A至27C是说明根据本发明的一个实施方案形成多个位线和多个字线的方法的示意图。
图27A是形成有多个位线的中间所得结构的截面图。参考图27A，在暴露沟道43的表面之后，形成连接至沟道43的多个位线。即，可形成连接至沟道43的多个接触塞之后形成位线。
图27B是形成有多个字线的中间所得结构的截面图，图27C是形成有字线的中间所得结构的透视图。参考图27B，将之前形成的层例如层间介电层41、隧道绝缘层、电荷俘获层和电荷阻挡层44以及栅电极45A图案化，以暴露沿着沟道43堆叠的存储单元的栅电极。
形成连接至存储单元的栅电极的多个字线48。可形成连接至栅电极的多个接触塞之后形成字线。
在此，由于在相同层上形成的存储单元形成为以一个页面操作，因而一个字线48形成一层。因此，和现有技术相比，字线48的数目减小，因此形成字线所需要的区域可有效地减小。即，存储器件的集成密度可进一步提高。
根据本发明的实施方案，可在形成沟道之后依次地形成隧道绝缘层、电荷俘获层和电荷阻挡层。因此，可通过形成单晶硅的沟道，改善隧道绝缘层的层品质，并且可改善在沟道中流动的电流。此外，可改善阈值电压分布的均一性。
此外，因为至少两个串共享一个沟道，所以可改善垂直沟道型非易失性存储器件的集成密度。
此外，因为在相同层上形成的多个存储单元作为一个页面操作，所以形成字线所需的区域可减小。因此，存储器件的集成密度可进一步提高。
虽然本发明已经对于具体的实施方案进行了描述，但是对于本领域技术人员而言，显而易见的是，可以做出各种变化和改变而不脱离在权利要求中限定的本发明的精神和范围。

Claims (32)

1.一种制造垂直沟道型非易失性存储器件的方法，所述方法包括：
在半导体衬底上交替形成多个牺牲层和多个层间介电层；
蚀刻所述牺牲层和所述层间介电层以形成用于沟道的多个第一开口，每个开口均暴露出所述半导体衬底；
填充所述第一开口以形成从所述半导体衬底突出的多个沟道；
蚀刻所述牺牲层和所述层间介电层，以形成用于除去所述沟道之间的所述牺牲层的第二开口；
通过除去通过所述第二开口暴露的所述牺牲层，暴露所述沟道的侧壁；和
在所述沟道的所述暴露侧壁上形成隧道绝缘层、电荷俘获层、电荷阻挡层和用于栅电极的导电层。
2.根据权利要求1所述的方法，其中所述牺牲层由相对于所述层间介电层具有高蚀刻选择比的材料形成。
3.根据权利要求2所述的方法，其中所述牺牲层包括氮化物层或非晶碳层，所述层间介电层包括氧化物层。
4.根据权利要求1所述的方法，其中用于除去所述牺牲层的所述第二开口包括：沿一定方向平行延伸的多个线型开口、或者沿第一方向和与所述第一方向交叉的第二方向布置的多个孔型开口。
5.根据权利要求1所述的方法，其中用于除去所述牺牲层的所述第二开口形成至至少暴露最底下牺牲层的深度。
6.根据权利要求1所述的方法，其中所述沟道包括单晶硅层或者多晶硅层。
7.根据权利要求1所述的方法，其中所述隧道绝缘层、所述电荷俘获层和所述电荷阻挡层作为间隔物形成在用于所述栅电极的导电层和所述层间介电层之间。
8.根据权利要求7所述的方法，其中所述间隔物包括氧化物-氮化物-氧化物(ONO)层。
9.根据权利要求1所述的方法，其中所述隧道绝缘层、所述电荷俘获层、所述电荷阻挡层和所述用于栅电极的导电层的形成包括：
在所述层间介电层之间的、所述牺牲层被除去的具有开口区域的空间上形成所述隧道绝缘层、所述电荷俘获层和所述电荷阻挡层；
在所得结构上形成所述用于栅电极的导电层，以填充所述层间介电层之间的所述开口区域；
在包括所述用于栅电极的导电层的所得结构上形成多个掩模图案，其中所述掩模图案覆盖将形成存储单元的区域并且沿一定方向延伸；和
使用所述掩模图案作为蚀刻阻挡，通过蚀刻所述用于栅电极的导电层形成多个栅电极。
10.根据权利要求1所述的方法，还包括：
在暴露出所述沟道的侧壁的所得结构上形成所述隧道绝缘层、所述电荷俘获层和所述电荷阻挡层，所述层间介电层之间的区域具有开口；
利用所述用于栅电极的导电层来填充所述层间介电层之间的开口区域以形成多个存储单元的栅电极；和
利用绝缘层填充形成有所述栅电极的用于除去所述牺牲层的所述第二开口。
11.根据权利要求10所述的方法，其中所述多个栅电极的形成包括：
形成所述用于栅电极的导电层，使得用于除去所述牺牲层的所述第二开口的中心区域是开口的；和
通过除去沿着所述开口的中心区域的内侧壁形成的所述用于栅电极的导电层来隔离所述栅电极。
12.根据权利要求1所述的方法，其中所述隧道绝缘层、所述电荷俘获层、所述电荷阻挡层和所述用于栅电极的导电层的形成包括：
在暴露出所述沟道的侧壁的所得结构上形成所述隧道绝缘层、所述电荷俘获层和所述电荷阻挡层，所述层间介电层之间的区域具有开口；
在所得结构上形成用于所述栅电极的导电层，以填充所述层间介电层之间的所述开口区域；
选择性地蚀刻所述用于栅电极的导电层，以隔离存储单元的多个栅电极；和
形成绝缘层以填充所述用于栅电极的导电层被蚀刻的区域。
13.根据权利要求1所述的方法，还包括：
在形成所述隧道绝缘层、所述电荷俘获层、所述电荷阻挡层和所述用于栅电极的导电层之后，形成连接至所述沟道的多个位线。
14.根据权利要求1所述的方法，其中所述隧道绝缘层、所述电荷俘获层、所述电荷阻挡层和所述用于栅电极的导电层的形成包括：
对之前形成的层进行图案化以暴露多个存储单元的栅电极；和
形成连接所述存储单元的所述栅电极的多个字线。
15.一种制造垂直沟道型非易失性存储器件的方法，所述方法包括：
在半导体衬底上交替形成多个牺牲层和多个层间介电层；
蚀刻所述牺牲层和所述层间介电层以形成用于沟道的多个第一开口，每个开口均暴露出所述半导体衬底；
填充所述第一开口以形成从所述衬底突出的多个矩形柱型沟道；
蚀刻所述牺牲层和所述层间介电层，以形成用于除去在所述沟道之间设置的所述牺牲层的第二开口；
通过除去通过所述第二开口暴露的所述牺牲层来暴露所述沟道的侧壁；和
在所述沟道的所述暴露的侧壁上形成隧道绝缘层、电荷俘获层、电荷阻挡层和用于栅电极的导电层。
16.根据权利要求15所述的方法，其中用于沟道的所述多个第一开口的形成包括：
蚀刻所述牺牲层和所述层间介电层以形成沿第一方向平行延伸的多个线型开口；
采用绝缘层填充所述线型开口；
在形成有所述绝缘层的所得结构上形成沿着与所述第一方向交叉的第二方向平行延伸的多个掩模图案；和
使用所述掩模图案作为蚀刻阻挡，通过蚀刻所述绝缘层形成所述多个矩形柱型第一开口。
17.根据权利要求15所述的方法，其中所述多个矩形柱型沟道的形成包括：
填充所述线型第一开口以形成所述沟道；
在形成有用于沟道的层的所得结构上形成沿着与所述第一方向交叉的第二方向平行延伸的多个掩模图案；
使用所述掩模图案作为蚀刻阻挡，通过蚀刻所述沟道形成所述多个矩形柱型沟道；和
形成绝缘层以填充所述用于沟道的层被蚀刻的区域。
18.根据权利要求15所述的方法，其中用于除去所述牺牲层的所述第二开口包括：沿一定方向平行延伸的多个线型开口、或者沿第一方向和与所述第一方向交叉的第二方向布置的多个孔型开口。
19.根据权利要求15所述的方法，其中所述隧道绝缘层、所述电荷俘获层和所述电荷阻挡层作为间隔物形成在所述用于栅电极的导电层和所述层间介电层之间。
20.根据权利要求19所述的方法，其中所述间隔物包括氧化物-氮化物-氧化物(ONO)层。
21.根据权利要求15所述的方法，其中所述隧道绝缘层、所述电荷俘获层、所述电荷阻挡层和所述用于栅电极的导电层的形成包括：
在除去了所述牺牲层的所得结构上形成所述隧道绝缘层、所述电荷俘获层和所述电荷阻挡层，所述层间介电层之间的区域具有开口；
在所得结构上形成所述用于栅电极的导电层，以填充所述层间介电层之间的所述开口区域；
在形成有所述用于栅电极的导电层的所得结构上形成多个掩模图案，所述掩模图案覆盖将形成存储单元的区域并且沿一定方向延伸；和
使用所述掩模图案作为蚀刻阻挡，通过蚀刻所述用于栅电极的导电层形成多个栅电极。
22.根据权利要求15所述的方法，其中所述隧道绝缘层、所述电荷俘获层、所述电荷阻挡层和所述用于栅电极的导电层的形成包括：
在暴露出所述沟道的侧壁的所得结构上依次形成所述隧道绝缘层、所述电荷俘获层和所述电荷阻挡层，所述层间介电层之间的区域具有开口；
利用所述用于栅电极的导电层来填充所述层间介电层之间的开口区域以形成沿着所述沟道堆叠的多个存储单元的栅电极；和
形成绝缘层以填充形成有所述栅电极的所述第二开口。
23.根据权利要求22所述的方法，其中所述多个栅电极的形成包括：
形成所述用于栅电极的导电层，使得所述第二开口的中心区域是开口的；和
通过除去沿着所述开口的中心区域的内侧壁形成的所述用于栅电极的导电层来隔离所述栅电极。
24.根据权利要求15所述的方法，其中所述隧道绝缘层、所述电荷俘获层、所述电荷阻挡层和所述用于栅电极的导电层的形成包括：
在暴露出所述沟道的侧壁的所得结构上形成所述隧道绝缘层、所述电荷俘获层和所述电荷阻挡层，所述层间介电层之间的区域具有开口；
在所得结构上形成所述用于栅电极的导电层，以填充所述层间介电层之间的所述开口区域；
选择性地蚀刻所述用于栅电极的导电层，以隔离沿着所述沟道堆叠的多个存储单元的栅电极；和
形成绝缘层以填充所述用于栅电极的导电层被蚀刻的区域。
25.一种垂直沟道型非易失性存储器件，包括：
从半导体衬底突出的多个沟道；和
包括沿着所述沟道堆叠的多个存储单元的多个串，
其中所述串中的至少两个共享一个沟道。
26.根据权利要求25所述的垂直沟道型非易失性存储器件，其中所述沟道布置在沿第一方向和与所述第一方向交叉的第二方向上，并且绝缘层埋置在沿所述第一方向布置的所述沟道之间的区域中。
27.根据权利要求25所述的垂直沟道型非易失性存储器件，其中所述沟道具有矩形柱型，并且在所述矩形柱型沟道的两侧形成有所述共享一个沟道的两个串。
28.一种垂直沟道型非易失性存储器件，包括：
从半导体衬底突出的沟道；
包括沿着所述沟道堆叠的多个存储单元的串；和
在所述存储单元的栅电极的侧壁上的间隔物。
29.根据权利要求28所述的垂直沟道型非易失性存储器件，其中所述间隔物包括氧化物-氮化物-氧化物(ONO)层。
30.一种垂直沟道型非易失性存储器件，包括：
从半导体衬底突出的沟道；和
包括沿着所述沟道堆叠的多个存储单元的串，
其中在相同层上设置的所述存储单元作为一个页面操作。
31.根据权利要求30所述的垂直沟道型非易失性存储器件，其中在相同层上设置的所述存储单元共享栅电极。
32.根据权利要求30所述的垂直沟道型非易失性存储器件，其中所述存储单元包括：
在半导体衬底上与层间介电层交替堆叠的栅电极；
埋置在多个栅电极和层间介电层内并从所述半导体衬底突出的沟道；和
在所述栅电极的所述沟道的侧壁之间设置的隧道绝缘层、电荷俘获层和电荷阻挡层，并且
沿着所述沟道堆叠的所述存储单元中的所述栅电极由埋置在所述栅电极和所述层间介电层内的栅电极隔离层隔离开。
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