CN108666323A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够提高动作可靠性的半导体存储装置。一实施方式的半导体存储装置具备：第1区域(BLK)，包含沿着第1方向(X方向)并排地排列着多条的第1配线(SGD)、将相邻的第1配线(SGD)间分离的第1绝缘膜(SLT2)、及以横跨相邻的第1配线(SGD)间的方式设置的第1柱(MP)；以及第2、第3区域(SLT1)，以在第2方向(Y方向)上将第1区域(BLK)夹在中间的方式定位，且包含第2绝缘膜。第1柱(MP)包含导电层、栅极绝缘膜及电荷累积层。设置在第1区域(BLK)内的第1配线(SGD)的条数为奇数条。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2017-61208号(申请日：2017年3月27日)及日本专利申请2017-168249号(申请日：2017年9月1日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知一种将存储单元三维地排列而成的半导体存储器。
发明内容
实施方式提供一种能够提高动作可靠性的半导体存储装置。
实施方式的半导体存储装置具备：第1区域，包含设置在半导体衬底上方且沿着作为半导体衬底的面内方向的第1方向并排地排列着多条的第1配线、将相邻的第1配线间分离的第1绝缘膜、及以横跨相邻的第1配线间的方式设置的第1柱；以及第2、第3区域，以在半导体衬底的面内方向且与第1方向不同的第2方向上将第1区域夹在中间的方式定位，且包含从半导体衬底上设置到第1配线的高度的第2绝缘膜。第1柱包含导电层、栅极绝缘膜及电荷累积层。设置在第1区域内的第1配线的条数为奇数条。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的存储单元阵列的电路图。
图3是第1实施方式的选择栅极线的平面布局。
图4是第1实施方式的字线的平面布局。
图5是第1实施方式的区块的剖视图。
图6是第1实施方式的区块的剖视图。
图7是第1实施方式的存储单元晶体管的剖视图。
图8是第1实施方式的存储单元晶体管的剖视图。
图9是第1实施方式的存储单元晶体管的剖视图。
图10是第1实施方式的存储单元晶体管的剖视图。
图11是第1实施方式的存储柱的等效电路图。
图12是第1实施方式的选择栅极线的平面布局。
图13是第1实施方式的选择栅极线的平面布局。
图14是第1实施方式的读出动作时的各种信号的时序图。
图15是第1实施方式的第1变化例的选择栅极线的平面布局。
图16是第2实施方式的写入动作时的各种信号的时序图。
图17是第2实施方式的写入动作时的各种信号的时序图。
图18是第3实施方式的选择栅极线的平面布局。
图19是第3实施方式的选择栅极线的平面布局。
图20是第3实施方式的选择栅极线的平面布局。
图21是第3实施方式的选择栅极线的平面布局。
图22是第3实施方式的第1变化例的选择栅极线的平面布局。
图23是第3实施方式的第2变化例的选择栅极线的平面布局。
图24是第4实施方式的选择栅极线的平面布局。
图25是第4实施方式的第1变化例的选择栅极线的平面布局。
图26是第4实施方式的第2变化例的选择栅极线的平面布局。
图27是第1至第4实施方式的第1变化例的字线的平面布局。
图28是第1至第4实施方式的第2变化例的存储柱的等效电路图。
图29是第1至第4实施方式的第3变化例的存储柱的一部分区域的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同功能及构成的构成要素标注共用的参照符号。
1.第1实施方式
对第1实施方式的存储***进行说明。以下，列举具备NAND(Not AND，与非)型闪速存储器作为半导体存储装置的存储***为例进行说明。
1.1关于构成
对本实施方式的NAND型闪速存储器的构成进行说明。
1.1.1关于整体构成
首先，使用图1对本实施方式的NAND型闪速存储器的大体的整体构成进行说明。
如图所示，NAND型闪速存储器1具备存储单元阵列2、行解码器3及读出放大器4。
存储单元阵列2具备多个区块BLK。在图1中仅示出4个区块BLK0～BLK3，但其数量并无限定。区块BLK包含在行及列上建立关联且三维地积层的多个存储单元。另外，区块BLK设置在半导体衬底上，在相邻的区块间设置狭缝SLT1。在下文中对存储单元阵列2的构成的详细内容进行叙述。
行解码器3对从外部接收到的行地址进行解码。然后，行解码器3基于解码结果选择存储单元阵列2的行方向。更具体来说，对用来选择行方向的各种配线施加电压。
读出放大器4在读取数据时，将从任一区块BLK读取的数据读出。另外，在写入数据时，将与写入数据对应的电压施加到存储单元阵列2。
1.1.2关于存储单元阵列2的构成
接下来，对本实施方式的存储单元阵列2的构成进行说明。
＜关于电路构成＞
首先，使用图2对存储单元阵列2的电路构成进行说明。图2是区块BLK的等效电路图。如图所示，区块BLK包含多个存储器组MG(MG0、MG1、MG2、…)。另外，各个存储器组MG包含多个NAND串50。以下，将第偶数个存储器组MGe(MG0、MG2、MG4、…)的NAND串称为NAND串50e，将第奇数个存储器组MGo(MG1、MG3、MG5、…)的NAND串称为NAND串50o。
各个NAND串50例如包含8个存储单元晶体管MT(MT0～MT7)及选择晶体管ST1、ST2。存储单元晶体管MT具备控制栅极与电荷累积层，将数据非易失性地保存。而且，存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
各个存储器组MGe中的选择晶体管ST1的栅极分别连接于选择栅极线SGD(SGD0、SGD1、…)。选择栅极线SGD是由行解码器3独立地控制。另外，各个第偶数个存储器组MGe(MG0、MG2、…)中的选择晶体管ST2的栅极例如共通连接于选择栅极线SGSe，各个第奇数个存储器组MGo(MG1、MG3、…)中的选择晶体管ST2的栅极例如共通连接于选择栅极线SGSo。选择栅极线SGSe及SGSo例如既可共通地连接，也可以能够独立地控制。
另外，同一区块BLK内的存储器组MGe中所包含的存储单元晶体管MT(MT0～MT7)的控制栅极分别共通连接于字线WLe(WLe0～WLe7)。另一方面，存储器组MGo中所包含的存储单元晶体管MT(MT0～MT7)的控制栅极分别共通连接于字线WLo(WLo0～WLo7)。选择栅极线WLe及WLo由行解码器3独立地控制。
区块BLK例如为数据的删除单位。也就是说，同一区块BLK内所包含的存储单元晶体管MT所保存的数据被一次性删除。
进而，在存储单元阵列2内位于同一列的NAND串50的选择晶体管ST1的漏极共通连接于位线BL(BL0～BL(L－1)，其中(L－1)为2以上的自然数)。也就是说，位线BL在多个存储器组MG间将NAND串50共通地连接。进而，多个选择晶体管ST2的源极共通地连接于源极线SL。
也就是说，存储器组MG包含多个连接于不同的位线BL且连接于同一选择栅极线SGD的NAND串50。另外，区块BLK包含多个共用字线WL的多个存储器组MG。而且，存储单元阵列2包含共用位线BL的多个区块BLK。而且，在存储单元阵列2内，通过将所述选择栅极线SGS、字线WL及选择栅极线SGD积层在半导体衬底上方，而将存储单元晶体管MT三维地积层。
＜关于存储单元阵列的平面布局＞
接下来，对存储单元阵列2的平面构成进行说明。图3表示某一区块BLK的半导体衬底面内(将其称为XY平面)的选择栅极线SGD的平面布局。在本例中，对1个区块BLK内包含8条选择栅极线SGD的情况进行说明。
如图所示，沿X方向延伸的9个导电层10(10-0～10-7，其中10-0包含10-0a与10-0b)沿着与X方向正交的Y方向排列。各导电层10作为选择栅极线SGD发挥功能。如果是图3的示例，那么区块BLK内位于沿着Y方向的两端的2个配线层10-0a及10-0b是作为选择栅极线SGD0发挥功能。也就是说，位于Y方向上的两端的2个配线层10相互共通地连接，或者由行解码器3以相同的方式予以控制。而且，位于它们之间的7个配线层10-1～10-7分别作为选择栅极线SGD1～SGD7发挥功能。因此，于在区块BLK内以XY平面进行观察的情况下，存储器组MG1～MG7沿着Y方向排列，且在其两侧配置存储器组MG0。
区块BLK内在Y方向上相邻的配线层10由未图示的绝缘膜隔开。将设置着该绝缘膜的区域称为狭缝SLT2。在狭缝SLT2中，绝缘膜将例如从半导体衬底面至少到设置配线层10的层为止的区域埋入。另外，在存储单元阵列2内，例如在Y方向上排列着多个图3所示的区块BLK。而且，在Y方向上相邻的区块BLK间也由未图示的绝缘膜隔开。设置着该绝缘膜的区域为图1中所述的狭缝SLT1。狭缝SLT1也与SLT2相同。
进而，在Y方向上相邻的配线层10间设置分别沿着Z方向的多个存储柱MP(MP0～MP15)。Z方向是与XY方向正交的方向，也就是与半导体衬底面垂直的方向。
具体来说，在配线层10-1与10-2之间设置存储柱MP0及MP8，在配线层10-3与10-4之间设置存储柱MP1及MP9，在配线层10-5与10-6之间设置存储柱MP2及MP10，在配线层10-7与10-0b之间设置存储柱MP3及MP11。存储柱MP是形成选择晶体管ST1及ST2以及存储单元晶体管MT的构造体，其详细内容将在下文中进行叙述。
存储柱MP0～MP3沿着Y方向排列。另外，存储柱MP8～MP11以在X方向上与存储柱MP0～MP3相邻的方式沿着Y方向排列。也就是说，存储柱MP0～MP3与存储柱MP8～MP11并排地排列。
而且，位线BL0是以共通地连接于存储柱MP0～MP3的方式设置在配线层10的上方。另外，位线BL2是以共通地连接于存储柱MP8～MP11的方式设置在配线层10的上方。以下，有时将存储柱MP0～MP3及存储柱MP8～MP11、以及位线BL0及BL2称为组GR1。
另外，在配线层10-0a与10-1之间设置存储柱MP4及MP12，在配线层10-2与10-3之间设置存储柱MP5及MP13，在配线层10-4与10-5之间设置存储柱MP6及MP14，在配线层10-6与10-7之间设置存储柱MP7及MP15。
存储柱MP4～MP7沿着Y方向排列，存储柱MP12～MP15也是沿着Y方向排列。而且，存储柱MP4～MP7在X方向上位于存储柱MP0～MP3与存储柱MP8～MP11之间。另外，存储柱MP12～MP15以在X方向上与存储柱MP4～MP7一起将存储柱MP8～MP11夹在中间的方式定位。也就是说，存储柱MP4～MP7与存储柱MP12～MP15并排地排列。
而且，位线BL1是以共通地连接于存储柱MP4～MP7的方式设置在配线层10的上方。另外，位线BL3是以共通地连接于存储柱MP12～MP15的方式设置在配线层10的上方。以下，有时将存储柱MP4～MP7及存储柱MP12～MP15、以及位线BL1及BL3称为组GR2。
也就是说，存储柱MP是以在Y方向上横跨2个配线层10且埋入到任一狭缝SLT2的一部分的方式设置，且在Y方向上相邻的存储柱MP间存在1个狭缝SLT2。而且，供属于组GR1的存储柱MP埋入的狭缝SLT2位于属于组GR2的2个存储柱MP间，供属于组GR2的存储柱MP埋入的狭缝SLT2位于属于组GR1的2个存储柱MP间。
此外，在隔着狭缝SLT1而相邻的配线层10-0a与10-0b之间并未设置存储柱MP。
图4与图3同样地，表示XY平面内的字线WL的平面布局。图4与图3的1区块大小的区域对应，且是设置在比图3中所说明的配线层10更靠下层的配线层11的布局。
如图所示，沿X方向延伸的9个导电层11(11-0～11-7，其中11-0包含11-0a与11-0b)沿着Y方向排列。各配线层11-0～11-7隔着绝缘膜设置在配线层10-0～10-7的正下方。
各导电层10作为字线WL7发挥功能。其它字线WL0～WL6也相同。如果是图4的示例，那么配线层11-0a、11-3、11-5、11-7、及11-0b作为字线WLo7发挥功能。而且，这些配线层11-0a、11-3、11-5、11-7、及11-0b被引出到沿着X方向的端部(将该端部称为第1连接部)，且相互共通地连接。而且，在第1连接部，配线层11-0a、11-3、11-5、11-7、及11-0b连接于行解码器3。
另外，配线层11-1、11-3、11-5、及11-7作为字线WLe7发挥功能。而且，这些配线层11-1、11-3、11-5、及11-7被引出到在X方向上位于与第1连接部为相反侧的第2连接部，且相互共通地连接。而且，在第2连接部，配线层11-1、11-3、11-5、及11-7连接于行解码器3。
而且，在第1连接部与第2连接部之间设置存储单元部。在存储单元部中，在Y方向上相邻的配线层11由图3中所说明的狭缝SLT2隔开。另外，在Y方向上相邻的区块BLK间的配线层11也同样地由狭缝SLT1隔开。另外，在存储单元部中，以与图3相同的方式设置着存储柱MP0～MP15。
所述构成在其它形成字线WL及选择栅极线SGS的层中也相同。
＜关于存储单元阵列的截面构造＞
接下来，对存储单元阵列2的截面构造进行说明。图5是沿着Y方向的区块BLK的剖视图，且示出沿着图3中的位线BL0的区域的截面构造作为一例。
如图所示，在半导体衬底(例如p型阱区域)13的上方设置作为选择栅极线SGS发挥功能的配线层12。在配线层12的上方，作为字线WL0～WL7发挥功能的8层配线层11沿着Z方向积层。这些配线11及12的平面布局为图4。而且，在配线层11的上方设置作为选择栅极线SGD发挥功能的配线层10。配线层10的平面布局如图3中所说明那样。
而且，以从配线层10到达至半导体衬底13的方式将狭缝SLT2与存储柱MP沿着Y方向交替地设置。如上所述，狭缝SLT2的实体为绝缘膜。然而，也可以将用来对设置在半导体衬底13内的区域施加电压的接触插塞等设置在狭缝SLT2内。例如，也可以设置用来将选择晶体管ST2的源极连接于源极线的接触插塞。
而且，配线层12将狭缝SLT2或存储柱MP夹在中间而交替地作为选择栅极线SGSo或SGSe发挥功能。同样地，配线层11将狭缝SLT2或存储柱MP夹在中间而交替地作为字线WLo或WLe发挥功能。
另外，于在Y方向上相邻的区块BLK间设置狭缝SLT1。如上所述，狭缝SLT1的实体也是绝缘膜。然而，也可以将用来对设置在半导体衬底13内的区域施加电压的接触插塞等设置在狭缝SLT1内。例如，也可以设置用来将选择晶体管ST2的源极连接于源极线的接触插塞或者槽形状的导体。此外，狭缝SLT1沿着Y方向的宽度大于狭缝SLT2沿着Y方向的宽度。
而且，在存储柱MP上设置接触插塞16，且以共通地连接于这些接触插塞16的方式将作为位线BL发挥功能的配线层15沿着Y方向设置。
图6是沿着X方向的区块BLK的剖视图，示出沿着图3中的选择栅极线SGD3且通过存储柱MP5及MP13的区域的截面构造作为一例。如图5中所说明那样，在半导体衬底13上方依次设置着配线层12、11、及10。关于存储单元部，如使用图5所说明那样。
在第1连接部，配线层10～12例如呈阶梯状被引出。也就是说，当以XY平面进行观察时，7层配线层10及配线层12的端部上表面在第1连接部露出。而且，在该露出的区域上设置接触插塞17，且接触插塞17连接于金属配线层18。而且，通过该金属配线层18，使作为偶数选择栅极线SGD0、SGD2、SGD4、及SGD6、偶数字线WLo及偶数选择栅极线SGSo发挥功能的配线层10～12电连接于行解码器3。
另一方面，在第2连接部，以相同的方式将配线层11及12例如呈阶梯状引出。而且，在配线层11及12所露出的区域上设置接触插塞19，且接触插塞19连接于金属配线层20。而且，通过该金属配线层20，使作为奇数选择栅极线SGD1、SGD3、SGD5、及SGD7、奇数字线WLe及奇数选择栅极线SGSe发挥功能的配线层11及12电连接于行解码器3。此外，配线层10也可以经由第2连接部来代替第1连接部而电连接于行解码器3，还可以经由第1连接部及第2连接部两者而连接。
＜关于存储柱及存储单元晶体管的构造＞
接下来，对存储柱MP及存储单元晶体管MT的构造进行说明。
·关于第1例
首先，使用图7及图8对第1例进行说明。图7是存储柱MP的XY平面内的剖视图，图8是YZ平面内的剖视图，尤其示出设置2个存储单元晶体管MT的区域。另外，第1例是在存储单元晶体管MT的电荷累积层使用绝缘膜。
如图所示，存储柱MP包含沿着Z方向设置的绝缘层30、半导体层31、及绝缘层32至34。绝缘层30例如为氧化硅膜。半导体层31是以包围绝缘层30的周围的方式设置，且作为供形成存储单元晶体管MT的通道的区域发挥功能。半导体层31例如为多晶硅层。绝缘层32是以包围半导体层31的周围的方式设置，且作为存储单元晶体管MT的栅极绝缘膜发挥功能。绝缘层32例如具有氧化硅膜与氮化硅膜的积层构造。绝缘层33是以包围半导体层31的周围的方式设置，且作为存储单元晶体管MT的电荷累积层发挥功能。绝缘层33例如为氮化硅膜。绝缘层34是以包围绝缘层33的周围的方式设置，且作为存储单元晶体管MT的阻挡绝缘膜发挥功能。绝缘层34例如为氧化硅膜。在除存储柱MP部以外的狭缝SLT2内埋入有绝缘层37。绝缘层37例如为氧化硅膜。
而且，在所述构成的存储柱MP的周围设置例如AlO层35。在AlO层35的周围形成例如屏蔽金属层(TiN膜等)36。在屏蔽金属层36的周围设置作为字线WL发挥功能的导电层11。导电层11例如将钨设置成材料。
根据所述构成，在1个存储柱MP内，沿着Y方向设置着2个存储单元晶体管MT。选择晶体管ST1及ST2也具有相同的构成。
·关于第2例
接下来，使用图9及图10对第2例进行说明。图9是存储柱MP的XY平面内的剖视图，图10是YZ平面内的剖视图，尤其示出设置2个存储单元晶体管MT的区域。第2例是在存储单元晶体管MT的电荷累积层使用导电膜。
如图所示，存储柱MP包含沿着Z方向设置的绝缘层48及43、半导体层40、绝缘层41、导电层42、及绝缘层46a～46c。绝缘层48例如为氧化硅膜。半导体层40是以包围绝缘层43-1的周围的方式设置。半导体层40例如为多晶硅层，且作为供形成存储单元晶体管MT的通道的区域发挥功能，与图7的示例同样地，在位于同一存储柱MP内的存储单元晶体管MT间未被分离。绝缘层41设置在导电层40的周围，作为各存储单元晶体管MT的栅极绝缘膜发挥功能。也就是说，绝缘层41在图9所示的XY平面内被分离为2个区域，且分别作为同一存储柱MP内的2个存储单元晶体管MT的栅极绝缘膜发挥功能。绝缘层41例如具有氧化硅膜与氮化硅膜的积层构造。导电层42设置在绝缘层41的周围，且沿着Y方向被绝缘层43分离成2个区域。导电层42例如为多晶硅层，被分离而成的2个区域分别作为所述2个存储单元晶体管MT各自的电荷累积层发挥功能。另外，绝缘层43例如为氧化硅膜。在导电层42的周围依次设置绝缘层46a、46b、及46c。绝缘层46a及46c例如为氧化硅膜，绝缘层46b例如为氮化硅膜，它们作为存储单元晶体管MT的阻挡绝缘膜发挥功能。这些绝缘层46a～46b也沿着Y方向被分离成2个区域，且在它们之间设置绝缘层43。另外，绝缘层43被埋入到狭缝SLT2内。绝缘层43例如为氧化硅膜。
而且，在所述构成的存储柱MP的周围设置例如AlO层45。进而，在AlO层45的周围形成例如屏蔽金属层(TiN膜等)47。而且，在屏蔽金属层47的周围设置作为字线WL发挥功能的导电层11。
根据所述构成，在1个存储柱MP内，沿着Y方向设置着2个存储单元晶体管MT。选择晶体管ST1及ST2也具有相同的构成。此外，于在Z方向上相邻的存储单元晶体管间设置未图示的绝缘层，通过该绝缘层与绝缘层43及46，从而电荷累积层42与各个存储单元晶体管的每一个绝缘。
·关于等效电路
图11是所述构成的存储柱MP的等效电路图。如图所示，在1根存储柱MP形成着2个NAND串50o及50e。也就是说，设置在同一存储柱MP的选择晶体管ST1连接于互不相同的选择栅极线SGD，存储单元晶体管MT连接于互不相同的字线WLo及WLe，选择晶体管ST2也连接于互不相同的选择栅极线SGSo及SGSe。而且，同一存储柱MP内的2个NAND串50o及50e连接于同一位线BL，另外，连接于同一源极线SL。但是，电流路径相互电分离。
1.2关于读出动作
接下来，对所述构成的NAND型闪速存储器中的数据的读出方法进行说明。
首先，使用图12及图13对选择栅极线SGD被选择的状态进行说明。图12及图13是上文中所说明的与图3对应的XY平面内的选择栅极线SGD的平面布局图，且对与所选择的选择栅极线SGD对应的配线层10标注斜线而表示。
如图12所示，当选择栅极线SGD1～SGD7中的任一个被选择时，选择对应的1个配线层10-1～10-7中的任一个。在图12中示出选择栅极线SGD1被选择的情况。通过选择配线层10-1，而选择设置在存储柱MP0、MP4、MP8、及MP12的4个存储单元晶体管MT。也就是说，由属于设置在配线层10-1正下方的与任一字线WL对应的配线层11-1的4个存储单元晶体管MT形成1页。该情况在选择栅极线SGD2～SGD7被选择的情况下也同样。
相对于此，在区块BLK内位于两端的配线层10-0a及10-0b两者同时被选择。该情况相当于选择栅极线SGD0被选择的情况。将该状态示于图13。
如图所示，当选择栅极线SGD0被选择时，选择位于配线层10-0a正下方且设置在存储柱MP4及MP12的2个存储单元晶体管MT与位于配线层10-0b正下方且设置在存储柱MP3及MP11的2个存储单元晶体管MT。也就是说，由这4个存储单元晶体管MT形成1页。
图14是表示选择第奇数条选择栅极线SGDo(也就是第奇数个存储器组MG)及字线WLo0时的各种配线的电压变化的时序图。
如图所示，首先，在时刻t1，对选择区块BLK中的所有选择栅极线SGD施加电压VSG，将选择晶体管ST1设为接通状态。进而，对所有字线施加电压VREAD，不论保存数据如何均将存储单元晶体管MT设为接通状态。进而，对所有选择栅极线SGS施加电压VSG，将选择晶体管ST2设为接通状态。由此，在选择区块BLK中，所有NAND串50成为导通状态，并将VSS(例如0V)传输至通道。
接着，在时刻t3，读出放大器4对位线BL进行预充电。此时，属于组GR1的偶数位线BL0及BL2被预充电至电压VBL2，属于组GR2的奇数位线BL1及BL3被预充电至大于电压VBL2的电压VBL1。
然后，在时刻t4，对所选择的选择栅极线SGD及SGSo施加电压VSG，对选择字线WLo0施加读出电压VCGRV，对非选择字线WLe0施加电压VNEG，且施加其他非选择字线WL1～WL7。电压VCGRV是与读出电平对应的电压，且是用来判断所选择的存储单元晶体管MT的保存数据是“0”还是“1”的电压。电压VNEG例如为负电压或0V，是用来使存储单元晶体管MT断开的电压。
以上的结果为，如果所选择的存储单元晶体管MT接通，那么电流便会从位线BL流到源极线SL，如果所选择的存储单元晶体管MT断开，则不会流通电流。由此，能够判断所选择的存储单元晶体管MT的保存数据。
1.3本实施方式的效果
根据本实施方式，能够修正存储器组MG间的存储单元特性的偏差，从而提高半导体存储装置的动作可靠性。以下对本效果进行说明。
如果是本实施方式的半导体存储装置，那么如图3及图4所说明那样，1根存储柱MP是以横跨在XY平面内排列的2条选择栅极线SGD及2条字线WL的方式设置。而且，在该存储柱MP内设置2个存储单元晶体管MT，并由所述2条选择栅极线SGD及字线WL控制。
而且，如果是本构成，那么存在存储柱MP与对应的2条字线WL(及选择栅极线SGD)的位置关系产生偏差的情况。更具体来说，在图3及图4中，在着眼于某一存储柱MP的情况下，较理想的是存储柱MP的Y方向上的中央部位于对应的2条字线的正中间。这是因为通过以这种方式配置存储柱MP，而由对应的2条字线WL控制的2个存储单元晶体管MT的尺寸变得相等。
然而，如果存储柱MP的位置发生偏移，那么对应的2个存储单元晶体管MT的尺寸不同。例如，如果是图3及图4的示例，那么存储柱MP沿着Y方向朝配线层10-0a侧偏移。其结果为，当着眼于配线层10-1及11-1与存储柱MP0及MP4时，存储柱MP0与配线层10-1及11-1重叠距离d1，存储柱MP4与配线层10-1及11-1重叠距离d2，且存在d1＞d2的关系。该情况在存储柱MP8及MP12之间也存在相同的关系。
也就是说，在着眼于存储器组MG1的情况下，连接于偶数位线BLe的存储单元晶体管MT的单元尺寸大，连接于奇数位线BLo的存储单元晶体管MT的单元尺寸小。单元尺寸的大小也可以说成是存储单元晶体管MT的电流驱动能力的大小。
也就是说，根据图3可明确，在选择了第偶数条选择栅极线SGDe的情况下，连接于位线BL0及BL2的存储单元晶体管MT、也就是属于组GR1的存储单元晶体管MT的尺寸小。另一方面，连接于位线BL1及BL3的存储单元晶体管MT、也就是属于组GR2的存储单元晶体管的尺寸大。
相反，在选择了第奇数条选择栅极线SGDo的情况下，连接于位线BL0及BL2的存储单元晶体管MT、也就是属于组GR1的存储单元晶体管MT的尺寸大。另一方面，连接于位线BL1及BL3的存储单元晶体管MT、也就是属于组GR2的存储单元晶体管的尺寸小。
如上所述，当存储柱MP的位置发生偏移时，在同一页内，尺寸不同的存储单元晶体管MT交替地排列。因此，在本实施方式中，读出放大器4根据所选择的存储单元晶体管MT的尺寸来控制读出动作时的预充电电位。
更具体来说，当选择第偶数条选择栅极线SGDe、也就是第偶数个存储器组MGe时，读出放大器4对组GR1的位线BL施加大的预充电电位VBL1，对组GR2的位线BL施加小的预充电电位VBL2。另一方面，当选择第奇数条选择栅极线SGDo、也就是第奇数个存储器组MGo时，读出放大器4对组GR1的位线BL施加小的预充电电位VBL2，对组GR2的位线BL施加大的预充电电位VBL1。
其结果为，能够利用预充电电位抵消因存储单元晶体管MT的单元尺寸所产生的电流驱动力的差，从而能够减小在读出动作时流到位线BL的单元电流在位线间的差量。也就是说，对不易流通单元电流的存储单元晶体管MT赋予充分地流通大的单元电流的条件，对易于流通单元电流的存储单元晶体管MT赋予抑制单元电流的条件。由此，能够抑制尤其来自不易流通单元电流的存储单元晶体管MT的误读出的产生，从而能够提高半导体存储装置的动作可靠性。
另外，如果是本实施方式的构成，那么如图3所示，位于区块BLK的两端部的配线层10-0a及10-0b同时被选择，且均作为选择栅极线SGD0发挥功能。这是因为在其它配线层10-1～10-7分别形成4个存储柱MP(存储单元晶体管MT)，相对于此，在配线层10-0a及10-0b分别仅形成2个存储柱MP(存储单元晶体管MT)。因此，关于区块BLK的两端部，使2个配线层10-0a及10-0b作为1条选择栅极线SGD电性地发挥功能，由此，即便在选择了选择栅极线SGD0时，也能使1页的尺寸与选择了其它选择栅极线SGD1～SGD7的情况时相同。
而且，以如上方式使页尺寸一致结果为，如图3所示，在1个区块BLK内作为选择栅极线SGD发挥功能的配线层10的个数在XY平面内成为奇数个。该情况对于如图4所示那样作为字线WL发挥功能的配线层11来说也相同。换句话说，当以XY平面进行观察时，位于狭缝SLT1间的配线层的数量成为奇数个。
此外，存储柱MP的偏移方式也可以为与图3及图4相反的情况。将该情况下的状态示于图15。图15表示本实施方式的变化例的选择栅极线SGD的平面布局。如图所示，本例中，存储柱MP的位置与图3的情况相反，是沿着Y方向朝配线层10-0b侧偏移。其结果为，当着眼于配线层10-1及11-1与存储柱MP0及MP4时，存储柱MP0与配线层10-1及11-1重叠距离d2，存储柱MP4与配线层10-1及11-1重叠距离d1。在该情况下，在读出时施加到位线BL的电压与所述实施方式的情况相反。
也就是说，当选择第偶数条选择栅极线SGDe、也就是第偶数个存储器组MGe时，读出放大器4对组GR1的位线BL施加小的预充电电位VBL2，对组GR2的位线BL施加大的预充电电位VBL1。另一方面，当选择第奇数条选择栅极线SGDo、也就是第奇数个存储器组MGo时，读出放大器4对组GR1的位线BL施加大的预充电电位VBL1，对组GR2的位线BL施加小的预充电电位VBL2。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置进行说明。本实施方式是关于所述第1实施方式中的写入动作。以下，仅对与第1实施方式不同的方面进行说明。
2.1第1例
首先，对第1例进行说明。数据的写入动作包含：编程动作，将电子注入到电荷累积层而使阈值变化；及编程验证动作，确认编程动作的结果、即阈值是否达到规定值。第1例是在编程动作中，使施加到位线BL的电压在组GR1与GR2中不同。
图16是表示在数据写入时选择第奇数条选择栅极线SGDo(也就是第奇数个存储器组MG)及字线WLo0时的各种配线的电压变化的时序图。
如图12及图13所示，在选择第奇数条选择栅极线SGDo的情况下，属于组GR1(BL0、BL2)的存储单元晶体管MT的尺寸大，属于组GR2(BL1、BL3)的存储单元晶体管MT小。因为字线WL与存储柱MP的重叠面积越大则耦合比越大，所以存储单元晶体管MT的写入速度越快。也就是说，组GR1的写入速度快，组GR2慢。
因此，在时刻t2，读出放大器4对属于组GR1的位线BL0及BL2施加相对较高的电压VCH2，对属于组GR2的位线BL1及BL3施加低的电压VCH1。当然，VCH2＞VCH1。
接着，在时刻t3，行解码器3对所有字线WL0～WL7施加电压VPASS，进而在时刻t5使选择字线WLo0的电压从VPASS上升到VPGM。电压VPASS是不论保存数据如何均使存储单元晶体管MT接通且在非选择的NAND串50中能够通过耦合使通道电位充分地上升的电压。另外，电压VPGM是用来通过FN(Fowler-Nordheim，福勒-诺德海姆)穿遂将电子注入到电荷累积层的高电压，且VPGM＞VPASS。
根据本方法，通过增高与写入速度较高的存储单元晶体管MT对应的位线电压，能够降低其写入速度。由此，能够降低组GR1与GR2之间的写入速度的差。
2.2第2例
接下来，对第2例进行说明。第2例是在编程动作时，在组GR1与GR2中改变施加到选择字线WL的电压VPGM的值。
图17是表示本例的选择字线WL及位线BL的电位变化的时序图，且表示选择了第偶数个存储器组MG、也就是第偶数条选择栅极线SGDe的情况。
如上所述，写入动作包含编程动作与编程验证动作。将该组合称为编程循环。而且，在写入动作中，通过将编程循环反复进行多次而写入1页量的数据。
如果是本例，那么在编程动作时，对选择字线WL施加2种编程电压VPGM1及VPGM2，且存在VPGM2＞VPGM1的关系。在选择了第偶数个存储器组MG的情况下，属于组GR1(BL0、BL2)的存储单元晶体管MT的写入速度慢，属于组GR2(BL1、BL3)的存储单元晶体管MT的写入速度快。因此，电压VPGM1被用作组GR2用的编程电压，电压VPGM2被用作组GR1用的编程电压。
具体来说，在施加电压VPGM1的期间内，对组GR1的位线BL0、BL2施加写入禁止电压VBL，对组GR2的位线BL1、BL3施加写入电压(例如为0V，小于VBL的电压)。其结果为，数据被编程到连接于位线BL1及BL3的存储单元晶体管MT。
另一方面，在施加电压VPGM2的期间内，对组GR2的位线BL1、BL3施加写入禁止电压VBL，对组GR1的位线BL0、BL2施加写入电压。其结果为，数据被编程到连接于位线BL0及BL2的存储单元晶体管MT。
根据本方法，对写入速度慢的存储单元晶体管MT使用高编程电压，对写入速度快的存储单元晶体管使用低编程电压。由此，能够降低组GR1与GR2之间的写入速度的差。此外，也可以在组GR1与GR2中改变编程电压VPGM的升压幅度△VPGM。当然，在写入速度慢的组中，将△VPGM设为较大。
2.3第3例
接下来，对第3例进行说明。第3例是在编程验证动作时，降低对写入速度慢的组的预充电电位，由此使单元电流相对地减少。也就是说，对位线BL施加电压的方法与第1实施方式中所说明的图14相同。
根据本方法，在写入速度慢的存储单元晶体管中，随着将编程循环反复进行多次而单元的阈值变高，从而变得不易流通单元电流，因此容易通过编程验证。其结果为，能够降低组GR1与GR2之间的写入速度的差。
2.4本实施方式的效果
根据本实施方式，即便在写入速度在属于同一页的存储单元晶体管间不同的情况下，也能使它们通过编程验证所需的编程循环数为相同程度。因此，能够削减编程循环次数，从而能够提高买入速度。另外，能够抑制写入速度快的存储单元晶体管迅速地通过编程验证，之后，长时间地受到向写入速度慢的存储单元晶体管进行写入动作所产生的干扰等，从而也能够提高写入动作可靠性。
3.第3实施方式
接下来，对第3实施方式的半导体存储装置进行说明。本实施方式是关于与所述第1及第2实施方式不同的平面布局，作为一例，在1个存储柱上设置着2条位线。以下，仅对与第1及第2实施方式不同的方面进行说明。
3.1关于平面布局
图18及图19表示某一区块BLK的XY平面内的选择栅极线SGD的平面布局。图18与第1实施方式中所说明的图3对应，也示出了位线BL的状态。在图19中，将存储单元部的图示简化，尤其着眼于第1连接部及第2连接部的构成。另外，在本例中，对在1个区块BLK内包含4条选择栅极线SGD的情况进行说明。
如图所示，在本例中，与图3中所说明的构成同样地，也包含沿X方向延伸的9个导电层10。但是，在本例中，将图3中所说明的配线层10-1～10-7及10-0b分别改称为配线层10-1a、10-2a、10-3a、10-0b、10-1b、10-2b、10-3b、及10-0c。在各配线层10之间设置着狭缝SLT2这一方面也与第1实施方式相同。
而且，在区块BLK内位于沿着Y方向的两端的2个配线层10-0a及10-0c以及位于中央的配线层10-0b作为选择栅极线SGD0发挥功能。这3个配线层10-0如图19所示那样，例如在第1连接部中通过接触插塞49及金属配线层51而相互共通地连接，进而连接于行解码器3。另外，配线层10-1a与10-2b在第2连接部中通过接触插塞52及金属配线层53而共通地连接，进而连接于行解码器3。进而，配线层10-2a与10-2b在第2连接部中通过接触插塞52及金属配线层53而共通地连接，进而连接于行解码器3。而且，配线层10-3a与10-3b在第1连接部中通过接触插塞49及金属配线层51共通地连接，进而连接于行解码器3。
另外，如图18所示，2条位线BL通过1个存储柱MP上方。其中，该2条位线BL中连接于存储柱MP的位线仅为其中任一条。
也就是说，在存储柱MP0～MP3的上方设置2条位线BL0及BL1。位线BL0共通地连接于存储柱MP1及MP2，位线BL1共通地连接于存储柱MP0及MP3。另外，在存储柱MP4～MP7的上方设置2条位线BL2及BL3。位线BL2共通地连接于存储柱MP4及MP5，位线BL3共通地连接于存储柱MP6及MP7。进而，在存储柱MP8～MP11的上方设置2条位线BL4及BL5。位线BL4共通地连接于存储柱MP9及MP10，位线BL5共通地连接于存储柱MP8及MP11。而且，在存储柱MP12～MP15的上方设置2条位线BL6及BL7。位线BL6共通地连接于存储柱MP12及MP13，位线BL7共通地连接于存储柱MP14及MP15。因此，在本例的情况下，位线BL0、BL1、BL4及BL5以及存储柱MP0～MP3及MP8～MP11属于组GR1，位线BL2、BL3、BL6及BL7以及存储柱MP4～MP7及MP12～MP15属于组GR2。
其它构成如第1实施方式中所说明那样。
3.2页选择方法
接下来，对数据的读出时及写入时的页的选择方法进行说明。
如所述3.1中所说明那样，在本例中，将2条或3条配线层10共通地连接。因此，共通地连接的多个配线层10被同时选择。图20及图21是与上文中所说明的图18对应的XY平面内的选择栅极线SGD的平面布局图，对与所选择的选择栅极线SGD对应的配线层10标注斜线而表示。
如图20所示，当选择栅极线SGD1～SGD3中的任一条被选择时，选择对应的2个配线层10。在图20中，示出选择栅极线SGD1被选择的情况。在该情况下，通过选择2个配线层10-1a及10-1b，而选择设置在存储柱MP0、MP4、MP8、及MP12以及存储柱MP2、MP6、MP10、及MP14的8个存储单元晶体管MT。也就是说，由属于设置在配线层10-1a及10-1b正下方的与任一字线WL对应的配线层11-1a及11-1b的8个存储单元晶体管MT形成1页。该情况在选择栅极线SGD2及SGD3被选择的情况下也相同。
相对于此，在选择栅极线SGD0被选择的情况下，如图21所示，除在区块BLK内位于两端的配线层10-0a及10-0c以外，还同时选择位于区块BLK中央的配线层10-0b这3个配线层10。由此，选择位于配线层10-0a正下方且设置在存储柱MP4及MP12的2个存储单元晶体管MT、位于配线层10-0c正下方且设置在存储柱MP3及MP11的2个存储单元晶体管MT、及位于配线层10-0b正下方且设置在存储柱MP1、MP6、MP9、及MP14的4个存储单元晶体管MT。也就是说，由这8个存储单元晶体管MT形成1页。
数据的读出方法及写入方法如第1及第2实施方式中所说明那样。
3.3本实施方式的效果
根据本实施方式，通过使2个以上的配线层10作为1条选择栅极线SGD发挥功能，能够增大1页的尺寸。另外，如果是本例的选择栅极线SGD的接线方法，那么在选择了多个配线层10时，能够使与各配线层建立关联的存储单元晶体管MT所受到的单元间的干扰效果(包含电容或电阻的影响)在配线层间几乎相等。
例如在图19中，在选择了选择栅极线SGD2的情况下，驱动配线层10-2a及10-2b。在Y方向上与配线层10-2a相邻的配线层10是作为配线层SGD1发挥功能且作为配线层SGD3发挥功能的10-1a及10-3a。而且，在Y方向上与同时被选择的另一个配线层10-2b相邻的配线层10也是作为选择栅极线SGD1及SGD3发挥功能的配线层10-1b及10-3b。这样一来，1条选择栅极线SGD在存储单元部被分离成2条配线，在Y方向上相邻的选择栅极线的组合在分离所得的该2条配线间共通。也就是说，分离所得的2条配线从相邻的配线受到的影响几乎相同。该情况在选择了任一选择栅极线SGD的情况下均相同。因此，能够抑制选择栅极线SGD间的特性偏差，从而提高动作可靠性。
图22是本实施方式的变化例的选择栅极线SGD的XY平面内的俯视图。如图所示，本例示出将1区块BLK内的配线10的数量设为17条的情况。如图所示，沿着Y方向例如依次排列着配线层10-0a、10-1a、10-2a、10-3a、10-4a、10-5a、10-6a、10-7a、10-0b、10-1b、10-2b、10-3b、10-4b、10-5b、10-6b、10-7b、及10-0c。而且，位于两端的配线层10-0a及10-0c以及位于中央的配线层10-b作为选择栅极线SGD0发挥功能。另外，配线层10-1a及10-1b作为选择栅极线SGD1发挥功能，配线层10-2a及10-2b作为选择栅极线SGD2发挥功能，以下相同。这样一来，配线层10的条数能够适当增加。
如果概括化地表达，那么能够像图23那样来解释。图23也是选择栅极线SGD的平面布局。如图所示，沿着Y方向排列着(2n+1)个配线层10-1～10-(2n+1)。其中，n为2以上的自然数。而且，第1层配线层10-1、位于中央的配线层10-(n+1)及最后的配线层10-(2n+1)共通地连接。关于剩余的配线层10，第i层与第(i+n)层共通地连接。其中，i为2～n的自然数。
4.第4实施方式
接下来，对第4实施方式的半导体存储装置进行说明。本实施方式是关于作为选择栅极线SGD发挥功能的配线层10的接线方法与所述第3实施方式不同的示例。以下，仅对与第1至第3实施方式不同的方面进行说明。
4.1关于平面布局
图24是某一区块BLK的XY平面内的选择栅极线SGD的平面布局，与第3实施方式中所说明的图19对应。虽省略了位线BL的图示，但与第3实施方式相同。
如图所示，如果是本例的布局，那么沿着Y方向的2个配线层10-0a及10-0c和隔着1个配线层10而沿着Y方向与两端的配线层10-0a或10-0c相邻的1个配线层10-0b被引出到第1连接部并共通连接。而且，这3个配线层10-0a、10-0b及10-0c是作为选择栅极线SGD0发挥功能。关于剩余的配线层10，隔着1个配线层10而沿着Y方向相邻的2个彼此在连接部共通连接。也就是说，如图24所示，配线层10-1a与10-1b被引出到第2连接部且共通连接，并作为选择栅极线SGD1发挥功能。另外，配线层10-2a与10-2b被引出到第1连接部且共通连接，并作为选择栅极线SGD2发挥功能。而且，配线层10-3a与10-3b被引出到第2连接部且共通连接，并作为选择栅极线SGD3发挥功能。
在读出时及写入时，在第1连接部或第2连接部中共通地连接的2个或3个配线层10被同时驱动。
4.2本实施方式的效果
如上所述，在第3实施方式中说明的选择栅极线SGD的接线方法也可以使用像本实施方式那样的方法。而且，根据本实施方式，因为不存在多个配线层10相互交叉的情况，所以能够在配线层10的层中将多个配线层10共通地连接。也就是说，无需像图19那样通过接触插塞与金属配线层来利用其它层。由此，能够使制造方法简化。
图25是本实施方式的变化例的选择栅极线SGD的平面布局，与图22同样地示出将1区块BLK内的配线层10的数量设为17个的情况。如图所示，沿着Y方向的两端的2个配线层10与从Y方向上的端部数起为第3层的配线层10被引出到第1连接部，并作为选择栅极线SGD0发挥功能。其它配线层与图24相同，隔着某一配线层10而在Y方向上相邻的2个配线层10在第1连接部或第2连接部被共通地连接。
图26示出沿着Y方向排列着(2n+1)个配线层10-1～10-(2n+1)的状态。其中，n为2以上的自然数。而且，第1层配线层10-1、第3层配线层10-3及最后的配线层10-(2n+1)共通地连接。关于剩余的配线层10，第k层与第(k+2)层共通地连接。其中，k为2、5、6、7、10、…10-(2n－3)及10-(2n－2)。
5.变化例等
如上所述，所述实施方式的半导体存储装置具备：第1区域(在图3中为BLK)，包含设置在半导体衬底上方且沿着作为半导体衬底的面内方向的第1方向(在图3中为X方向)并排地排列着多条的第1配线(在图3中为SGD)、将相邻的第1配线(在图3中为SGD)间分离的第1绝缘膜(在图3中为SLT2)、及以横跨相邻的所述第1配线(在图3中为SGD)间的方式设置的第1柱(在图3中为MP)；及第2、第3区域(在图3中为SLT1)，以在半导体衬底的面内方向且与第1方向不同的第2方向(在图3中为Y方向)上将第1区域(BLK)夹在中间的方式定位，且包含从半导体衬底上设置到第1配线(在图3中为SGD)的高度为止的第2绝缘膜。第1柱(MP)包含导电层、栅极绝缘膜及电荷累积层(图7-10)。设置在第1区域(在图3中为BLK)内的第1配线(SGD)的条数为奇数条(图3)。
根据本构成，能够提高半导体存储装置的动作可靠性。此外，上文中所说明的实施方式不过是一例，能够进行各种变化。
例如，在所述实施方式中，以通过存储柱MP上的位线BL为1条或2条的情况为例进行了说明，但也可以为3条或4条、或者4条以上。另外，选择栅极线SGD的条数也不限定于9条或17条的情况。进而，在存储柱MP内设置2个NAND串的构成并不限定于在所述第1实施方式中所说明的构造。关于这种构造，例如记载在名为“半导体存储装置及其制造方法(SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME)”的在2015年8月6日提出申请的美国专利申请14/819,706号，该专利申请的整体是通过参照而援用到本申请的说明书中。
另外，在所述实施方式中，使用图4对字线WL的平面布局进行了说明。然而，1区块BLK中所包含的字线WL的条数能够适当选择，字线WL的连接方法也能够适当选择。另外，例如，如图27所示，也可以是将图4所示的构成在Y方向上排列2段而成的构成。如果是本构成，那么狭缝SLT1不仅设置在1区块BLK的沿着Y方向的两端，还设置在区块BLK中央。而且，如果是图27的示例，那么在隔着狭缝SLT1的一侧，4条字线WL在第1连接部被共通地连接，剩余的3条字线WL在第2连接部被共通地连接。另一方面，在隔着狭缝SLT1的另一侧，4条字线WL在第2连接部被共通地连接，剩余的3条字线WL在第1连接部被共通地连接。而且，隔着狭缝SLT1的2组字线WL群通过配线层60及61而连接。如果是本构成，那么能够使从第1连接部侧驱动的字线WL的条数(在图27中为9条)与从第2连接部侧驱动的字线WL的条数相等。
进而，选择晶体管ST2也可以包含例如2个晶体管构造。图28是相当于1个存储柱MP的等效电路图。如图所示，选择晶体管ST2也可以包含共通连接的2个晶体管ST2-1与ST2-2。图29是选择晶体管ST2的剖视图。如图所示，选择晶体管ST2-1形成在存储柱MP，但选择晶体管2-2形成在p型阱区域13上。也就是说，在阱区域13上形成栅极绝缘膜70，在栅极绝缘膜70上设置栅极电极12。进而，在阱区域13内设置作为源极区域发挥功能的n型杂质扩散层71。根据本构成，能够利用例如扩散层71等对晶体管ST2-2的背栅施加电位。
此外，在与本发明相关的各实施方式中，
(1)例如，存储单元晶体管MT能够保存2比特数据，且其阈值电压从低到高依次为“Er”、“A”、“B”、“C”电平，在“Er”电平为删除状态的情况下，施加到“A”电平的读出动作中所选择的字线的电压例如为0V～0.55V之间。并不限定于此，也可以设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V中的任一个范围。
施加到“B”电平的读出动作中所选择的字线的电压例如为1.5V～2.3V之间。并不限定于此，也可以设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V中的任一个范围。
施加到“C”电平的读出动作中所选择的字线的电压例如为3.0V～4.0V之间。并不限定于此，也可以设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V中的任一个范围。
作为读出动作的时间(tR)，例如也可以设为25μs～38μs、38μs～70μs、70μs～80μs之间。
(2)写入动作包含编程动作与验证动作。在写入动作中，
最初施加到编程动作时所选择的字线的电压例如为13.7V～14.3V之间。并不限定于此，例如也可以设为13.7V～14.0V、14.0V～14.6V中的任一个范围。
也可以改变写入第奇数条字线时的最初施加到所选择的字线的电压与写入第偶数条字线时的最初施加到所选择的字线的电压。
在将编程动作设为ISPP(Incremental Step Pulse Program，增量阶跃脉冲编程)方式时，作为升压的电压，例如可列举0.5V左右。
作为施加到非选择的字线的电压，例如也可以设为6.0V～7.3V之间。并不限定于该情况，例如也可以设为7.3V～8.4V之间，还可以设为6.0V以下。
也可以根据非选择的字线是第奇数条字线还是第偶数条字线而改变所要施加的通过电压。
作为写入动作的时间(tProg)，例如也可以设为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。
(3)在删除动作中，
最初施加到形成在半导体衬底上部且在上方配置着所述存储单元的阱的电压例如为12V～13.6V之间。并不限定于该情况，例如也可以为13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。
作为删除动作的时间(tErase)，例如也可以设为3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。
(4)存储单元的构造是
具有隔着膜厚为4～10nm的隧道绝缘膜配置在半导体衬底(硅衬底)上的电荷累积层。该电荷累积层可设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可以在多晶硅中添加Ru等金属。在电荷累积层之上具有绝缘膜。该绝缘膜例如具有被膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜夹着的膜厚为4～10nm的氧化硅膜。关于High-k膜，可列举HfO等。另外，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用材料形成着膜厚为30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。
另外，能够在存储单元间形成气隙。
进而，在所述实施方式中，作为半导体存储装置，以NAND型闪速存储器为例进行了说明，但并不限定于NAND型闪速存储器，能够应用于其它所有半导体存储器，进而，能够应用于半导体存储器以外的各种存储装置。
已对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些实施方式能以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 NAND型闪速存储器
2 存储单元阵列
3 行解码器
4 读出放大器
10～12、15、18、19 配线层
16、17、19 接触插塞
30、32～35、41、43、45、46a～46c 绝缘层
31、36、40、42、47 导电层
50 NAND串

Claims (9)

1.一种半导体存储装置，其特征在于具备：
第1区域，包含设置在半导体衬底上方且沿着作为所述半导体衬底的面内方向的第1方向并排地排列着多条的第1配线、将相邻的所述第1配线间分离的第1绝缘膜、及以横跨相邻的所述第1配线间的方式设置的第1柱；以及
第2、第3区域，以在所述半导体衬底的面内方向且与所述第1方向不同的第2方向上将所述第1区域夹在中间的方式定位，且包含从所述半导体衬底上设置到所述第1配线的高度的第2绝缘膜；且
所述第1柱包含导电层、栅极绝缘膜及电荷累积层，
设置在所述第1区域内的所述第1配线的条数为奇数条。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述多条第1配线中位于所述第2方向上的两端的2条第1配线相互电连接。
3.根据权利要求2所述的半导体存储装置，其特征在于：
位于所述两端的2条第1配线进而与所述奇数条第1配线中的在所述第2方向上位于中央的第1配线相互电连接。
4.根据权利要求2所述的半导体存储装置，其特征在于：
位于所述两端的2条第1配线进而与在所述第2方向上位于从位于一端的第1配线数起为第2条的第1配线相互电连接。
5.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：
在所述第1柱中，在横跨所述相邻的第1配线的区域设置将所述相邻的第1配线用作各自的栅极电极的第1选择晶体管及第2选择晶体管，
在所述第1选择晶体管中所述第1配线与所述电荷累积层对向的面积和所述第2选择晶体管中所述第1配线与所述电荷累积层对向的面积不同。
6.根据权利要求5所述的半导体存储装置，其特征在于：
所述第1区域还具备：
第2配线，在所述半导体衬底上方且所述第1配线下方，沿着所述第1方向并排地排列着多条；及第1绝缘膜，将相邻的所述第2配线间分离；且
所述第1柱沿着所述第1配线与第2配线的积层方向设置，且以横跨相邻的所述第2配线的方式设置。
7.根据权利要求6所述的半导体存储装置，其特征在于：
在所述第1柱中，在横跨所述相邻的第2配线的区域设置将所述相邻的第2配线用作各自的栅极电极的第1存储单元晶体管及第2存储单元晶体管，
在所述第1存储单元晶体管中所述第2配线与所述电荷累积层对向的面积和所述第2存储单元晶体管中所述第2配线与所述电荷累积层对向的面积不同。
8.根据权利要求7所述的半导体存储装置，其特征在于：
所述第2区域还具备第2柱，所述第2柱是以横跨相邻的第1配线间的方式设置，
所述半导体存储装置还具备：
第1位线，电连接于所述第1柱；及
第2位线，连接于所述第2柱；且
所述第1柱所横跨的所述相邻的2条第1配线中的一条与所述第2柱所横跨的所述相邻的2条第1配线中的一条为共用的配线，另一条为不同的配线，
读出动作时的所述第1位线及第2位线的预充电电位不同。
9.根据权利要求8所述的半导体存储装置，其特征在于：
在所述第2柱中，在横跨所述相邻的第1配线的区域设置将所述相邻的第1配线用作各自的栅极电极的第3选择晶体管及第4选择晶体管，
所述第1选择晶体管与所述第3选择晶体管共用栅极电极，
在所述第1选择晶体管中所述第1配线与所述电荷累积层对向的面积大于所述第2选择晶体管中所述第1配线与所述电荷累积层对向的面积，
所述第1位线的所述预充电电位小于所述第2位线的预充电电位。
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