CN101681878B - 用于布图布线***中设计优化的填充单元 - Google Patents

用于布图布线***中设计优化的填充单元 Download PDF

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Abstract

提供一种***和方法，用于将集成电路设计布局到多个电路布局单元中，多个电路布局单元在其间具有间隙，并且将相应的填充单元***到至少间隙的子集中的每个给定间隙中，相应的填充单元是根据邻近于该给定间隙的至少一个电路单元的性能参数上的期望影响而从预限定的数据库中选择的。电路布局单元可以按行排列，并且在一些实施例中，用于给定间隙的适合的填充单元的选择依赖于邻近于给定间隙的两个电路单元的性能参数上的期望影响。预限定的填充单元可以包括，例如，伪扩散区域、伪多晶硅线、N-阱边界偏移以及蚀刻停止层边界偏移。在实施例中，能够移动电路布局单元以容纳所选择的填充单元。

Description

用于布图布线***中设计优化的填充单元
技术领域
本发明涉及用于通过布局的应力工程提高集成电路性能的方法和***，以及由此制造的产品。
背景技术
很长时间以来就知道诸如硅和锗这样的半导体材料表现出压电效应(机械应力引起的电阻中的改变)。例如，参见C.S.Smith“Piezoresistanceeffectingermaniumandsilicon”，Phys.Rev.，vol.94，pp.42-49(1954)，在此通过引用并入。压电效应已经成为某些类型的压力传感器和应变仪的基础，但是仅在最近其才在集成电路制造中受到关注。在集成电路制造中，一种主要的机械应力源是使用的不同材料的不同的扩张和收缩。例如，典型的制造技术包括通过用浅沟绝缘(STI)区域将其围绕来电绝缘一个或多个晶体管的组的有源区域，该浅沟绝缘区域被蚀刻进入硅并且用绝缘物，诸如氧化物填充。填充在提高的温度执行。在接下来的晶片冷却过程中，氧化物趋向于比周边的硅收缩小，并且因而在器件的硅区域上形成侧向压应力的状态。重要的是由STI区域在形成金属氧化物半导体场效应晶体管(MOSFET)沟道的硅上施加的应力，因为，此应力的压电影响能够影响载流子的迁移率以及因此通过沟道的电流(Ion)。通常，沟道中的电子迁移率越高，晶体管的切换速度越快。
施加在硅区域的应力随着到应力产生界面的距离迅速减弱。在过去，因此，当处理技术不能生产今天的极窄沟道宽度时，由于只有扩散区域的边缘(接近STI区域)受到影响，所以应力引起的对性能的影响可以忽略。沟道区域距STI区域很远从而不能产生任何重要的影响。然而，随着处理技术不断收缩，压电效应对晶体管性能的影响不再是可忽略的。
已经开发了各种方法来模拟在单个晶体管级应力对集成电路器件行为的影响。这些方法包括，例如，采用技术计算机辅助设计(TCAD)***的全尺寸分析；以及在R.A.Bianchi等的，“AccurateModelingofTrenchIsolationInducedMechanicalStressEffectonMOSFETElectricalPerformance”，IEEEIEDMTech.Digest，pp.117-120(2002年12月)，美国专利公开No.2002/0173588(2003)，以及在http://www.device.eecs.berkeley.edu/上可得到的，加州大学伯克利分校(2003)，Xuemei(Jane)Xi等的，“BSIM4.3.0Model，EnhancementsandImprovementsRelativetoBSIM4.2.1”中描述的著名的“扩散长度”(LOD)方法，所有内容在此通过参考并入本文。
使用由用于分析在单个晶体管级的应力影响的各种方法来表征的行为来得出器件的电路级参数(例如SPICE参数)用于后继的宏观级电路分析。该分析能够帮助预测电路是否将按预期操作并具有什么裕度，或者是否需要修改设计或者布局。如果需要修改，其典型地包括应用某种通用经验法则，诸如根据应力分析增加任意晶体管的尺寸，其证明是弱于期望。但是增加晶体管尺寸会降低其它性能度量，例如功率消耗，因此妥协方案变得必需。此外，应力对晶体管性能的影响是布局敏感的。由于集成电路布局中典型的不规则导致对布局中不同晶体管的性能的影响量的不同，因而典型地必须逐晶体管地手工地做出这些类型的妥协方案。更进一步，如果使用自动布图布线软件重布局修改的电路设计，则修改的布局将不同于原始的，并且显示出与原始的不同的应力效应，通常完全推翻为调节原始布局应力影响而进行的电路修改。
发明内容
在此描述的本发明针对用于改进集成电路布局及制造过程，以更好地考虑应力效应和其它影响电路性能的效应的方法和***。在本发明的一个方面中，提供一种***和方法，用于将集成电路设计布局到在其间具有间隙的多个电路布局单元，并向至少一个间隙子集的每个给定间隙中，***从预定的数据库中选出的相应填充单元，所述选择依赖于对与给定间隙相邻的至少一个电路单元的性能参数上的期望的影响。电路布局单元可以按行排列，并且在一些实施例中，对于给定间隙的合适的填充单元的选择依赖于对与给定间隙相邻的两个电路单元的性能参数的期望的影响。预定填充单元可以包括，例如，伪扩散区域、伪多晶硅线、N阱边界偏移，以及蚀刻停止层边界偏移。在实施例中，为了容纳所选的填充单元可以移动电路布局单元。
附图说明
将针对特定实施例，并参考附图来描述本发明，其中：
图4示出示例性数字集成电路设计流程的简化表示。
图5、10、11和12共同形成说明在实现本发明的方面中涉及的图4中的步骤的部分的流程图。
图1示出集成电路设计的典型布局区域的平面图。
图1A示出如图1所示的沿线A-A获得的芯片的截面图。
图2示出图1的布局的更大区域。
图3是类似图2的布局的另一个视图。
图6、7、8和9示出类似于图1的电路布局单元的题述电路布局单元上的相对侧上的示例填充单元设计。
图13是适合于执行图4、5、10、11和12中示出的各种步骤的计算机***的简化块图。
具体实施方式
给出以下描述使得任何本领域普通技术人员能够进行和使用本发明，并且在特定应用和其需求的背景下提供以下描述。所揭示实施例的各种变型对于本领域普通技术人员来说将是很显而易见的，并且在此限定的通用原理，可以适用于其它实施例和应用，而不脱离本发明的精神和范围。因此，并非意指将本发明限制于所示的实施例，而是本发明与同在此所描述的原理和特性相一致的最宽范围相符合。
施加在晶体管沟道区域的压应力在某些类型情形下增强晶体管性能，并在其它类型情形下降低晶体管性能。例如纵向或者横向施加在N沟道晶体管的沟道上的压应力，能够降低晶体管的某些性能参数，其中N沟道晶体管电流在单晶硅(100)平面晶体表面上沿<110>方向。特别地，电子和空穴迁移率以及由此Ion和晶体管的切换速度，通常能够降低20-30％Gpa。减少或者减轻N沟道晶体管的沟道上的压应力的布局增强，因此，非常有可能增强这些晶体管的性能。作为另一个例子，横向施加在P沟道晶体管的沟道上的压应力常常能够以70％Gpa的大小降低空穴迁移率，以及由此的Ion和晶体管切换速度。在另一方面，纵向施加在P沟道晶体管的沟道上的压应力常常能够以90％Gpa的大小增强空穴迁移率以及由此的Ion和晶体管切换速度。由此，减少或减轻P沟道晶体管的沟道中的横向压应力的布局增强，以及增加P沟道晶体管的沟道中的纵向压应力的布局增强，都非常可能增强这些晶体管的性能。
图1示出集成电路设计的典型布局区域100的平面图。图1A示出如图1所示的沿线A-A获得的结果芯片的截面。在图1中示出的是两个P沟道晶体管110和112，以及两个N沟道晶体管114和116。两个P沟道晶体管共享扩散区域118，而两个N沟道晶体管共享不同的扩散区域120。每个晶体管具有由它的扩散区域限定的沟道和跨越该扩散区域的栅导体。每个晶体管的漏极和源极区域是栅导体相对侧的扩散区域的部分，但是是否一个构成源极和另一个构成漏极或者反之，依赖于所实现的电路。
在典型的CMOS方式中，为了形成逻辑反相器元件，栅导体跨越P扩散和N扩散以便限定P沟道和N沟道晶体管。因此，在图1中，栅导体122跨越两个扩散区域来限定晶体管110和114，而栅导体124跨越两个扩散区域来限定晶体管112和116。由于添加了栅堆叠的其它组件(未示出)，诸如隔离物，以及栅极下源极和漏极掺杂物的侧向扩散，在典型制造过程中的晶体管沟道与栅导体本身稍有不同(在图中从左到右)。如在此所使用的，术语“区域”表示布局平面图中的二维区域。在区域“中”的应力被认为是在接近于电流流过的区域的表面的应力。在此处所描述的实施例中，做出在区域“中”应力等于在区域表面“处”应力的近似。在另一个实施例中，在芯片体积中的应力也可以被考虑，包括在表面以下的深度处。
如在此所使用的以及图1所示的，晶体管的“纵向”方向是晶体管导通时源极和漏极之间的电流方向。“横向”方向是垂直于纵向方向的，并且垂直于电流方向的方向。晶体管的纵向和横向方向都被认为是“侧向”方向，意味着平行于表面的方向。其它“侧向”方向包括那些(未示出)平行于表面但是与纵向和横向方向都成角度地相交的方向。“垂直”方向垂直于沟道表面，并且由此垂直于所有可能的侧向方向。布局中的结构的“长度”是纵向方向上它的长度，而它的“宽度”是横向方向上它的宽度。可以由图1的布局中看出，沟道长度远小于其宽度，其对于逻辑电路中使用的晶体管是典型的。在图1和1A还示出的是布局的X、Y和Z坐标轴。主要由于光刻的原因，在逻辑电路设计中所有晶体管相同定向是普遍的，并且与此习惯相符合，在图1的布局中，所有四个晶体管是这样的定向，晶体管的纵向方向是在布局的X方向，而晶体管的横向方向是在布局的Y方向。Z方向，在图1A中可见，与X和Y方向都垂直，表示进入集成电路芯片的深度。
此外，术语“区域”，如在此所使用的，不必表明物理边界。也就是，一个“区域”能包含多个“子区域”，在此认为子区域它们本身也是“区域”。因此，称扩散区域内的一个区域，即使其没有以任何方式被物理地限定也是合理的。在图1A中，多于一个的源极和漏极扩散区域的集合共享单个整个扩散区域。然而，在另一个实施例中，源极、漏极以及沟道区域全部侧向与整个扩散区域同延。同样，在另一个实施例中，源极和漏极扩散区域可能由不同于沟道区域(例如Si)的材料(例如SiGe)制成。在所有情形下，可以说源极扩散区域形成“至少部分”扩散区域，漏极扩散区域形成“至少部分”扩散区域，而沟道区域甚至能够在其被物理地限定之前存在。
图1还分别示出电源和地扩散母线126和128。典型地，金属轨覆盖这些扩散母线，并且由于当前讨论主要涉及布局特征的平面图，无论是叫扩散母线还是叫金属轨，产生很小的差异。为了方便，由此，在此简单地将母线和轨叫作“导体”。
如能从图1中看到的，晶体管及它们的扩散区域被侧向安置在电源和地导体的行中。电源和地导体，和任何其它电压的电源导体一起，在此有时全都被叫作“电源导体”。
图2示出图1的布局的更大区域。如在图2中示出的，这布局包括电源轨(导体)，其扩展跨越X维中的芯片的大部分或者全部。特别地但不是排他地，该配置对于ASIC、标准单元和FPGA是通用的。电源导体126和128(图1)也在图2中示出。在典型的2-电压电路中(电源和地)，轨在Y维中交替地为电源和地。逻辑电路的晶体管被放置在轨对之间的行中，通常在各个单元或者宏单元，诸如图2中210、212和214中。典型地，单元在Y维上相同大小，但是可以在X维上改变大小。单元212，例如，包含有4个具有两个扩散区域的晶体管(如图1所示的)。图2中的单元214将扩散区域表示为较小的矩形，并且轨之间的且扩散区域外部的区域是包含氧化物的STI区域。所有这些STI区域按惯例在扩散区域上，包括在晶体管沟道以内，纵向地并且横向地，施加压应力。张力的STI也是可能的，与压力的STI相比其对于器件具有相反的效果。
转回到图1，已经***箭头来显示出在四个沟道区域上施加的STI引起的压应力的各种分量。可以看出，应力在横向上和纵向上施加。在图1中还示出一些横向应力分量。如上所述，除了P沟道晶体管110和112上的纵向应力，其趋向于加强性能，所有这些压应力分量趋向于降低晶体管性能。在图1中由加黑的箭头指示出性能增强应力分量。特别地，值得注意的是所有横向应力分量是有害的。
图3是类似于图2的另外的布局视图。在图3中，能够看到单元典型地排列成行，并且在初始单元布图之后，间隙共同地存在于布局中。由于它们源于电路设计，在此在图3中示出的单元有时被称作是“电路布局单元”。单元中的大多数晶体管典型地是这样的定向，从而它们纵向方向是纵向沿着行(在图3的示例中水平地)。可以从图中看出，电路布局单元之间的间隙位于与单元相同的行中，并且每个(除了可能的在行末端的间隙)具有在相同行中邻近它的电路布局单元对。如在此使用的，术语“邻近的”意思是“接近的”。两个“邻近的”项可以或者可以不是彼此接触的，但是在它们之间没有相同类型的项。例如，两个特定单元的“邻近”意味着在它们之间没有第三单元，尽管这两个特定单元自身可以由间隙分隔。在此不同类型的两个项(诸如单元和间隙)被认为是彼此“邻近”的，条件是在它们之间没有任何类型的其它项。
间隙与行中的其它单元具有相同高度，但是具有变动的宽度。间隙的宽度由布图布线***在沿电路单元的行对位置进行优化时来确定。在优化单元放置时，传统地考虑多个因素，例如，电路密度最大值、拥挤分辨率、定时考虑(诸如最小化延迟，或者在两个或更多信号路径中均衡延迟)以及电源分布考虑。布图布线***提出了一个成本函数，其量化它将考虑的每个因素，并将它们以一种方式组合，该方式根据预限定的优先级集合来加权它们。然后，布图布线***迭代地搜索最小化成本函数的电路单元的排列。
在电路单元已经被放置在布局行中后，为了维持电源/地以及晶体管阱中的连续性，典型的***在间隙中增加填充单元。这些填充单元的内部能接近于空，或者有时它们包含用于设计优化的伪或者有源特征。填充单元内容，在常规的布局中，不依赖于任何邻近电路单元的内容。
***流程
图4示出示例性数字集成电路设计流程的简化表示。在高的层次上，过程由产品构思(步骤400)开始，并且在EDA(电子设计自动化)软件设计过程中实现(步骤410)。当设计完成时，进行制造过程(步骤450)和封装及组装过程(步骤460)，最终导致完成的集成电路芯片(结果470)。
EDA软件设计过程(步骤410)实际上由许多步骤412-430构成，多个步骤为简化以线性方式显示。在实际的集成电路设计过程中，特殊的设计可能不得不返回某些步骤，直到通过某些测试。类似地，在任何实际设计过程中，这些步骤可以以不同的顺序和组合出现。由此，作为上下文和一般的解释而不是特定的集成电路的特定或推荐的设计流程提供这些描述。
现在将提供EDA软件设计过程(步骤410)的组成步骤的简要描述。
***设计(步骤412)：设计人员描述其希望实现的功能，他们可以执行假设分析的规划来精化功能、检查成本等等。在该阶段中可以产生硬件-软件架构划分。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括ModelArchitect、Saber、SystemStudio以及Design产品。
逻辑设计和功能验证(步骤414)：在该阶段中将会编写用于***中的模块的VHDL或Verilog代码，并且会就功能的准确性而对设计进行检查。更具体地说，检查该设计，确保它会响应于特定的输入激励而产生正确输出。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括VCS、VERA、DesignMagellan、Formality、ESP以及LEDA产品。
综合和用于测试的设计(步骤416)：在这里，VHDL/Verilog被转换成网表。该网表可以针对目标技术而进行优化。此外，在这里还进行测试的设计和执行以允许检查已完成的芯片。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括DesignPhysicalCompiler、TestCompiler、PowerComplier、FPGACompiler、TetraMAX以及Design产品。
网表验证(步骤418)：在该步骤会就与定时限度的相容性以及与VHDL/Verilog源代码的对应性而对网表进行检查。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括Formality、PrimeTime以及VCS产品。
设计规划(步骤420)：在这里将构造芯片的整个平面布置图，并且将针对定时和顶层布线而对其进行分析。在该步骤可以使用的来自Synopsys公司的示例EDA软件产品包括Astro和ICCompiler产品。
物理实施(步骤422)：布图(电路元件的定位)和布线(电路元件的连接)可以在这个步骤中进行。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括Astro和ICCompiler产品。本发明的某些方面可以在这个步骤期间，或仅在这个步骤之后发生。
分析和提取(步骤424)：在该步骤会在晶体管级验证电路功能，而这转而将会允许假设分析精化。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括AstroRail、PrimeRail、Primetime以及StarRC/XT产品。本发明的某些方面也可以在这个步骤期间发生。
物理验证(步骤426)：在该步骤中将会执行各种检查功能，以便确保下列各项的正确性：制造过程、电问题、光刻问题以及电路。在该步骤可以使用的来自Synopsys公司的示例EDA软件产品包括Hercules产品。
流片(tape-out)(步骤427)：该步骤提供“流片”数据用于生成光刻掩模以便产生完成的芯片。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括CATS(R)系列产品。
分辨率增强(步骤428)：该步骤包括对布局执行几何操作，以便提高设计的制造能力。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括Proteus、ProteusAF以及PSMGen产品。
掩模预备(步骤430)：该步骤包括掩模自身的写入。
图5是示出在实现本发明的方面中涉及的步骤422和424(图4)的部分的流程图。对于在此的所有流程图，可以理解的是图5中的许多步骤能够被组合，并行地执行或者以不同的顺序执行，而不影响要实现的功能。在步骤510，粗略地相应于图4中步骤400和412-420，设计者指定电路设计。如在此所使用的，“集成电路设计”是晶体管级的设计，在VHDL综合之后且在布局之前。设计者能够通过或者在晶体管级指定它或者在更高层次指定它，并且手工地或者自动地通过一个或多个子步骤，将其转换为晶体管级，来“指定”集成电路设计。
在步骤512，电路设计经历“布图”和可选地“布线”，由此得到“布局”。步骤512粗略地相应于步骤422(图4)的部分。如在此所使用的，“布局”限定掩模集合，其当在制造过程中应用时，一起限定集成电路器件的物理特征。除了其他之外，这些特征可以包括晶体管源极、漏极和沟道区域，及扩散区域，及STI区域等等，并且这些特征一起限定诸如在集成电路设计中指定的晶体管这样的电路结构。由“布局”限定的掩模，如该术语在此所使用的，在它们被完成用于制造之前，可以(且典型地是)经历诸如步骤426-430(图4)的一个或多个后处理步骤。尽管布局典型地为所有制造过程步骤限定掩模，将可以理解的是，对于本发明的一些方面，集成电路设计仅需要被编译到布局的要点，其限定得比所有这样的掩模要少。例如，对于一些方面，布局不需要还为所谓的“后端”制造步骤，诸如布线以及通孔层的形成限定掩模。
在步骤514，各种过程，已知的以及将要开发的，能够用来增强布局。这些过程本身对于本发明不重要。
在步骤516，选择预限定的专门化的填充单元，并***到单元之间的间隙。这些填充单元是预限定的，用于调整邻近电路单元的性能参数，不是仅打算来维持电源/地和晶体管阱中连续性的常规填充单元。在一个实施例中，选择填充单元并***到布局中的所有间隙。尽管这可以包括相当多间隙，通过从预定表中选择填充单元，能够极大地促进该过程，其中该表通过在间隙的任意或者两个侧上的单元的特定布局属性来索引。在另外的实施例中，只有在所选单元的两侧上的间隙接收填充单元。例如，所选的单元可以仅包括在关键信号路径中的单元。在关键信号路径中的单元的表通常已经从布图布线***知晓，或者从初步布局的已知的分析中知晓。
同样，在一个实施例中，在此有时被称作是“被动的”实施例，不改变布局中电路单元的任意一个的位置，用填充单元填充所选择的间隙。在另一个实施例中，在此有时被称作是“主动的”实施例，或者是为了增加间隙宽度以容纳更宽的预限定的填充单元，或者是为了减小间隙宽度以允许更窄的预限定的填充单元在填充单元两侧接触(并由此适当地影响)电路单元，而移动某些单元。如果移动一个单元以容纳更宽的预限定的填充单元，通常在同一行内移动它。然而，一些实施例，还允许电路单元跳到不同(通常邻近的)的行。这些实施例在此有时被称作是“主动的”实施例。
如果移动电路单元，首选是电路单元的排列在移动之前和之后“拓扑等价”。如在此所使用的，如果在不删掉任何互连或者在不将它们(或者它们中的任何部分)重布线到不同的层的情况下，从一种排列能够变形为另一种排列，那么认为两种布局电路单元的排列是“拓扑等价”的。互连的拉伸、移动、重定向以及重布线而不是将它们的部分移动到不同层，不影响拓扑等价。注意，违背拓扑等价规则的两个排列，事实上，能够仍然拓扑等价，原因是所具有的不违反拓扑等价有关的规则，将一种变形为另一种的能力。例如，如果一个要以需要改变层的方式重布线互连，当层改变能够避免时，那么层改变重布线本身不影响拓扑等价。只有当不能避免规则违背时，才丧失拓扑等价。
在步骤518，仍然能够执行其它布局加强过程。同样，这些过程或者是目前已知的，或者是将被开发的，并且它们本身对本发明是不重要的。
在步骤520，确定由填充单元和其它布局增强所解决的电路单元参数性能是否是可接受的。同样，如果在步骤516移动电路单元，那么将可以理解的是之前在步骤512中由布图布线***执行的一些优化可能被降低了性能。在这种情形下，在步骤520，确定在电路单元性能参数的提高和布图布线***所考虑的其它成本因素的降低之间的结果平衡是否是可接受的。如果是，那么用户能够进行随后的EDA过程的步骤，诸如分析和抽取步骤424等等(步骤522)。如在此所使用的，在此有时将针对应力效应而修改的布局称作是依赖于由步骤512的自动化产生布局而形成的。如在此所使用的，如果前一布局影响给定布局，则给定布局依赖于前一布局而形成。如果存在干预步骤或者时间周期，或者如果在步骤512的布局和给定布局之间存在其它执行的步骤，给定布局仍然能够依赖于前一布局。如果干预步骤组合多个布局，则认为给定布局依赖于每个前一布局而形成。
步骤520中提及的电路单元性能参数是能够随后用在高层次功能模拟中的任意单元参数。例如，如果电路单元包括CMOS反相器，则可以使用诸如功率消耗、切换速度、驱动力和输入电容这样的性能参数。如果电路单元包括单个晶体管，那么可以使用诸如SPICE参数这样的性能参数。该SPICE参数能够包括电子迁移率、Ion以及晶体管切换速度。在实施例中，步骤520中提及的性能参数可以是更高层次的参数，包含多于一个晶体管单元的功能。例如，信号路径中的总时间延迟可用作步骤520中评估的性能参数。注意，如在此所使用的，认为“参数”仅仅是时隙或者容器。其本身不是值。然而，在特定电路或者结构中，参数能够具有值。本讨论称作这样的值是特定参数“值”。
填充单元的类型
在更详细地讨论选择和***填充单元的步骤516之前，讨论在此可用的预限定的填充单元设计的类型以及它们对邻近电路单元的影响是有用的。在此处所描述的实施例中，填充单元包括五种能够影响邻近电路单元的结构类型：扩散区域、多晶硅线、接触、阱边界偏移和蚀刻停止层边界偏移。所有都是伪结构，意味着它们没有电连接到电路。
填充单元中的扩散区域趋向于降低纵向(沿行的长度方向)施加在邻近电路单元上的压应力。由于电路单元中的晶体管通常以与行的长度方向对准它们的纵向方向定向，该扩散区域将趋向于减少施加在邻近电路单元的晶体管沟道上的纵向压应力。结果，该扩散区域趋向于降低附近P沟道晶体管的切换速度及Ion，并趋向于提高附近N沟道晶体管的切换速度及Ion。因此，如果想要最大化切换速度和Ion，那么具有纵向放置在N沟道晶体管附近的扩散区域，并且不具有纵向布置在P沟道晶体管附近的扩散区域的填充单元，可能是好的选择。在图6中能够看到该排列，其中在图1的单元614两侧的填充单元610和620中，分别包括扩散区域616和618，纵向布置在电路单元614中N沟道晶体管的扩散区域120，并且没有扩散区域纵向布置在电路单元614中P沟道晶体管的扩散区域118。
有时，想要降低切换速度和Ion，而不是升高它们，诸如在必须具有至少特定延迟，以满足目标器件的保持时间需求的信号路径中。在这种情形下，可能选择填充单元610和620，其包括纵向布置在电路单元614的P沟道晶体管的扩散区域118的扩散区域，以及没有纵向布置在电路单元614的N沟道晶体管的扩散区域120的扩散区域。
可以理解的是最近的扩散区域边界越接近邻近电路单元中最近的晶体管，影响将越强。因此，在当前实施例中可用的填充单元设计的种类，包括两个或三个设计，其具有在距填充单元边缘不同的距离处的它们的扩散区域。此外，在以上描述的“被动”实施例中，或者填充单元必须填充全部间隙，或者多于一个填充单元必须***以填充全部间隙。因此，有需要使得有大量不同填充单元设计宽度可用。
更进一步，控制***的填充单元对间隙相对侧上的电路单元的的影响经常是重要的。如果后者电路单元是关键信号路径的一部分，这是尤其重要的。能够用两种不同策略来考虑该需要。在一个实施例中，可用的填充单元设计包括仅具有间隙宽度一半的类型；适合于左邻近电路单元需要的填充单元设计被***到间隙的左侧，而适合于右邻近电路单元需要的填充单元设计被***到间隙的右侧。在另一个实施例中，可用的填充单元设计包括对左邻近电路单元具有第一期望影响和对右邻近电路单元具有第二期望影响的类型。
通过至少两种不同的机制，填充单元中的伪扩散区域的形状和邻近影响邻近电路单元的性能参数。电路单元的晶体管沟道中应力的降低是一种机制，之前讨论过。但是，通过光学邻近效应，伪扩散区域的形状和邻近也影响邻近电路单元的性能。通常，光学邻近效应是不期望的，并且是要校正的。但是，通过选择对邻近电路单元的扩散区域的形状或尺寸有期望的影响的填充单元设计，在此还可以用它们获益。
第二种结构类型是伪多晶硅线，其能够包括在填充单元设计中以便主要在包括在栅堆叠层之上的接触蚀刻停止层(CESL)的制造过程中影响邻近电路单元。一般地，在制造过程中栅堆叠的形成之后，在晶片上方涂覆接触蚀刻停止层(CESL)，也称作盖层。该层经常是氮化物材料，并且一般地在具有各种达到-2.5Gpa的压应力和具有各种达到+1.5Gpa的张应力的预应变配方设计中可利用。这些残余应力耦合到晶体管沟道区域，并且能够增强或者降低晶体管性能。在一些制造过程中，在晶片上沉积然后在P沟道晶体管上方蚀刻掉张应变盖层。在其它制造过程中，在晶片上沉积然后在N沟道晶体管上方蚀刻掉压应变盖层。然而在第三种制造过程类型中，先涂覆一种材料的层，在一种类型晶体管上方蚀刻掉，然后涂覆第二种材料的层，在第二种类型晶体管上方蚀刻掉。后一过程通常被叫做是DSL(双应力线)。在所有三种类型过程中，两种材料之间的界面典型地在N沟道和P沟道扩散区域之间中间，粗略地与N阱和P阱注入的边缘相一致。获得的盖层因此在N沟道晶体管上方可拉伸，或者在P沟道晶体管上压缩，或者是两者。从应变盖层材料耦合到晶体管沟道区域的压纵向应力能够提高P沟道晶体管的性能，并且耦合到晶体管沟道区域的张纵向应力能够提高N沟道晶体管的性能。
应力具有最大性能影响的晶体管沟道的深度是或者在或是刚好低于晶片的表面，正好低于盖层。因此，通过以受控的模式推翻从盖层到晶片表面的应力耦合来控制或者精细调节晶体管沟道中经历的应力量。由于盖层在设置在晶片上的任何多晶硅结构上方升起，能够通过在邻近电路单元附近的横向定向的伪多晶硅线的使用来影响该耦合。
图7示出在来自图1的单元614的相对侧上的两个填充单元710和712。这些填充单元包括靠近电路单元614的横向定向的多晶硅线，由此减少从接触蚀刻停止层到电路单元614中晶体管沟道区域的应力(压力或者张力)耦合。多晶硅线716和718布置在电路单元614的P沟道扩散区域的纵向相对侧上，且多晶硅线720和722布置在电路单元614的N沟道扩散区域的纵向相对侧上。图7的实施例使用双应力线，两个盖层材料在图7中虚线724表示出的分隔线处相遇。压缩材料布置在P沟道晶体管上方(图中行的上半部)，且拉伸材料布置在N沟道晶体管上方(图中行的下半部)。由此，图7的实施例中示出的所有多晶硅线716、718、720和722趋向于减少到电路单元614的晶体管沟道区域的纵向应力耦合，由此，趋向于降低它们的晶体管切换速度和Ion。将被理解的是，类似于以上描述的扩散结构，可以使得多种不同的填充单元设计可利用，以用于升高或者降低电路单元性能参数，该填充单元设计在行的上半部或者下半部中出现或者没出现多晶硅线，并且如果出现，在到填充单元的边缘的不同距离处。对于具有多晶硅结构的填充单元设计，也可以使得以上描述的扩散结构的其它变形可利用。
像伪扩散区域一样，填充单元中的多晶硅线的形状和邻近，不仅通过晶体管沟道应力降低，还作为光学邻近效应的结果，影响邻近电路单元的性能参数。光学邻近效应对于伪多晶硅结构能够比对于伪扩散区域更重要，原因是它们在邻近电路单元的晶体管栅结构的形状和长度(在纵向维度中)上具有的影响。许多晶体管性能参数对于栅极的形状和长度高度敏感。使用伪多晶硅线的填充单元设计的选择应该考虑光学邻近效应以及应力效应。
第三种类型结构是伪接触，其可以包括在填充单元设计中以便同样主要在包括在栅堆叠层之上的接触蚀刻停止层的制造过程中影响邻近电路单元。伪接触可以用与多晶硅线非常相同的方式，减轻在附近晶体管沟道区域上的应力。然而，由于伪接触的尺寸典型地较小，影响也典型地较小。此外，同样由于伪接触非常小的尺寸，基于光学邻近的效应更小。即使这样，可以使具有多种数量和布置的伪接触的填充单元设计可利用以用于例如，邻近电路单元的性能参数的非常精细的调谐。以上描述的选择具有伪多晶硅结构的填充单元设计的许多相同的考虑，也可以用于选择具有伪接触的填充单元设计。
第四种类型结构是阱边界偏移，其能够包括在填充单元设计中以便影响邻近电路单元。在典型的CMOS器件中，N沟道晶体管或者直接形成在P型衬底中或者形成在衬底中形成的P型阱(“P-阱”)中，并且P沟道晶体管形成在衬底中形成的N型阱(“N-阱”)中。在电路单元中，通常在单个N-阱中形成所有P沟道晶体管，所述N-阱延伸跨越电路单元的整个上半部，并且如果使用P-阱，在单个P-阱中形成所有N沟道晶体管，所述P-阱延伸跨越电路单元的整个下半部。常规填充单元还包括跨越整个上半部的N-阱，由此沿着整个单元行纵向延伸该阱。如果使用P-阱，由于相同的原因，P-阱也延伸跨越填充单元的下半部。N-阱的边界通常限定为电路单元中纵向定向的直线。
典型地，通过在衬底上方形成并构图光刻胶，并且随后使用高能注入过程向未覆盖的区域注入掺杂物来制造阱。众所周知，掺杂物能够侧向驱散光刻胶侧壁进入到有源区域，由此向晶体管沟道区域注入额外的掺杂物。该效应被称为“阱邻近效应”。设置为接近阱光刻胶掩模的边缘的晶体管将因此具有升高的阈值电压Vt。
图8示出填充单元设计怎样能够被使用来以受控方式升高电路单元的某些晶体管的Vt。图8示出图1的电路单元614的相对侧上两个填充单元810和812。在电路单元614和左及右邻近填充单元810和812中，分别示出N-阱814、816和818，由点划线象征性地限制。能够看到，在两个填充单元中，N-阱边界已经向内偏移，由此形成与电路单元814的任一侧非常接近的两个N-阱边界，同P沟道晶体管纵向对准。在制造期间，通过在晶片上方涂覆光刻胶以及在期望N-阱注入的区域上方将其蚀刻掉，形成N-阱816和818。由于边界的偏移，该光刻胶将包括与电路单元814的任一侧非常接近的横向定向侧壁。在高能注入期间，一些N-阱掺杂物将驱散这些壁，并进入到邻近电路单元的附近P沟道晶体管的沟道区域。这些填充单元设计因此将趋向于升高电路单元614中附近P沟道晶体管的阈值电压。
图9示出阱边界使用的另一变型，在包括诸如914(在电路单元614中)和916和918(在电路单元614的两侧上的填充单元内)的P-阱的制造过程中是有用的。在图9中，每个填充单元的P-阱边界已经被向内偏移，由此形成非常接近电路单元614的任一侧的两个P-阱边界，同N沟道晶体管纵向对准。在制造期间，通过在晶片上涂覆光刻胶并在期望P-阱注入的区域上方将其蚀刻掉，将形成P-阱916和918。由于边界偏移，该光刻胶将包括非常接近电路单元614的两侧横向定向的侧壁。在高能注入期间，P-阱掺杂物的一些将驱散这些壁并进入到邻近电路单元614的附近N沟道晶体管的沟道区域。这些填充单元设计将趋向于升高电路单元的附近N沟道晶体管的阈值电压。
第五种类型的结构是蚀刻停止层边界偏移，其能够包括在填充单元设计中以便影响邻近电路单元。如上所述，在制造过程的栅堆叠的形成之后，典型地在晶片上方涂覆接触蚀刻停止层或者盖层。在一些制造过程中，蚀刻停止层包括N沟道晶体管上方的张应变盖层，反之，在其它制造过程中，蚀刻停止层包括在P沟道晶体管上方的压应变盖层。在DSL(双应力线)制造过程中，蚀刻停止层包括两者。在所有三种类型过程中，蚀刻停止层材料具有边界，在此被称作蚀刻停止层边界，典型地在N沟道和P沟道扩散区域之间的中间。
由于用于构图蚀刻停止层的掩模典型地与用于构图N-阱注入的掩模相同，蚀刻停止层边界典型地与N-阱边界相一致。因此，由于之前提及的，常规填充单元包括跨越单元延伸的N-阱，蚀刻停止层的边界，像N-阱边界一样，通常也限定电路单元中纵向定向的直线。但是如图8和9所示以及以上讨论的，能够在填充单元中横向偏移该边界。在图8的实施例中，减小填充单元内N-阱尺寸的边界偏移还减小填充单元内压缩应变的蚀刻停止层的尺寸。这减少了施加在电路单元614中P沟道晶体管的沟道区域上的压纵向应力。图8的填充单元设计因此将趋向于降低电路单元614中附近P沟道晶体管的晶体管切换速度和Ion。同样，在图9的实施例中，减小填充单元内P-阱尺寸的边界偏移也减小填充单元内张应变盖层的尺寸。这减少了施加在电路单元614中N沟道晶体管的沟道区域上的张纵向应力。图9的填充单元因此将趋向于降低电路单元614中附近N沟道晶体管的晶体管切换速度和Ion。
注意，对于用于N-阱注入的掩模不同于用于蚀刻停止层构图的掩模的制造过程，没有理由不能利用不同填充单元，其中蚀刻停止层中的边界偏移(如果有)不同于阱注入的边界偏移(如果有)。在这种方式下，通过填充单元的正确选择，能够独立于诸如电路单元中晶体管的切换速度和Ion这样的其它性能参数来调节电路单元中晶体管阈值电压。
另外，将可以理解的是，类似于以上描述的扩散、多晶硅和接触结构，可以使多种不同填充单元设计可利用以用于以期望方式调节电路单元性能参数，该填充单元设计的N-阱边界和/或蚀刻停止层边界或者向上或者向下偏移变化的量，并且在到填充单元或者左或者右边界或者两者的变化的距离处。也可以使得以上描述的对于其它结构的变型可利用于具有N-阱和蚀刻停止层变型的填充单元设计。
能够看到，可以使用以上五种类型结构的任意或者所有结构以及其它结构，以及使用每种结构的若干变型来提供预限定的填充单元设计。在一个实施例中，为将在其中实现相应结构的特殊掩模层：例如，扩散区域结构的扩散掩模、多晶硅结构的多晶硅掩模、接触结构的空掩模以及N-阱边界偏移的N-阱掩模，分别地提供预限定的填充单元设计。布局***能够从掩模层的每个中挑选并选出选择的任何组合，其将对左邻近或者右邻近电路单元或者两者的性能参数产生期望的影响。然而，优选地，每个预限定的填充单元设计指示在单元中经受变化的所有掩模层的组合配置。在任一种情形下，预限定的填充单元设计被组织到数据库，其根据对左邻近电路单元的性能参数的期望影响，及对右邻近电路单元性能参数的期望影响，填充单元的宽度，及左和右邻近电路单元的某些布局属性(诸如多晶硅线或者晶体管扩散区域边界到邻近间隙的电路单元边缘之间的距离，和最近扩散边界的横向位置和尺寸)来索引。能够看到，通过在数据库中提供以这种方式索引的预限定的填充单元设计，布局增强***能够使用非常简便且因此非常快速的规则用于将填充单元***到所考虑的每个间隙。
如在此所使用的，术语“数据库”不是必须意味任何结构个体。例如，两个或者多个单独的数据库，当一起考虑时，仍然组成像在此使用的术语那样的“数据库”。在此描述的数据库可以放置在计算机存储器、硬盘驱动器、光驱动器、其它存储介质或者任何其它计算机可读存储设备中，和/或能够通过多于一个的计算机可读存储器实例传播。如在此使用的，术语“计算机可读介质”指的是任何一个或多个计算机可读存储设备。
***填充单元
返回到方法中，图10是步骤516(图5)的实施例的流程图，用于选择和***填充单元。在步骤1010中，通过使用有效的填充单元在要增强的所有电路单元中开始循环。如所述的，在许多实施例中，这可以是布局中所有的电路单元，或者仅仅是所选择的单元。在图10的实施例中，仅涉及那些在关键信号路径中的电路单元。
在步骤1012中，确定需要在左或者右选择适合的填充单元设计的当前电路单元的任意布局属性。类似地，如果还需要涉及左邻近电路单元，那么确定该单元的任何所需的布局属性，如果也涉及右邻近电路单元，也确定右邻近电路单元的所需的布局属性。
在步骤1014中，确定当前电路单元(以及可选的左和/或右邻近单元)期望怎样的性能参数的影响。如前所述，通常期望升高所包括的晶体管的切换速度和Ion，但是有时期望降低这些参数的值。同样，在一些情形下，可以期望实现P沟道和N沟道晶体管的不同影响。在一些情形下，还期望的是升高Vt以降低泄漏功率。
在步骤1016中，当前电路单元和左邻近电路单元所期望的影响以及它们的布局属性，被用来索引到填充单元设计的数据库中，以便为左邻近当前电路单元的间隙选择满意的设计。所选择的填充单元随后被***到左邻近间隙。类似地，在步骤1018中，当前电路单元和右邻近电路单元所期望的影响以及它们的布局属性，被用来索引到填充单元设计的数据库中，以便为右邻近于当前电路单元的间隙选择满意的设计。所选择的填充单元随后被***到右邻近间隙。
在步骤1020中，确定是否已经涉及了所有期望的电路单元，并且如果不是，过程返回到步骤1010，用于涉及下一个电路单元。否则，如果所有期望的电路单元都已经被涉及，随后步骤516的过程结束。
图11是用于填充左邻近间隙的步骤1016的实施例的流程图。在步骤1110中，首先确定左邻近电路单元是否在关键路径中。如果是，那么在步骤1112中，基于当前电路单元以及左邻近电路单元的布局属性和对其所期望的影响，为左邻近间隙选择填充单元设计。如果不是，那么在步骤1114中，仅基于当前电路单元的布局属性和对其所期望的影响为左邻近间隙选择填充单元设计。在两者之一的情形下，在“主动的”实施例中，在步骤1116，如果需要就移动左邻近单元以便为所选的填充单元提供充足的空间。如所述的，在一个主动实施例中，移动被限制在在它的当前行中移动电路单元。在另一个实施例中，电路单元可以被移动到邻近或者非邻近的行。在二者之一的情形下，实施例还可以允许移动其它单元(除了左邻近电路单元)以给所选择的填充单元充足的空间。在步骤1118中，所选择的填充单元被***到与当前单元接触，左邻近于当前单元的间隙中。步骤1016结束于步骤1120。
图12是用于填充右邻近间隙的步骤1018的实施例的流程图。如同步骤1016，在步骤1210中，首先确定右邻近电路单元是否在关键路径中。如果是，那么在步骤1212，基于当前电路单元和右邻近电路单元的布局属性及对其所期望的影响，为右邻近间隙选择填充单元设计。如果否，那么在步骤1214中，仅仅基于当前电路单元的布局属性及对其所期望的影响，为右邻近间隙选择填充单元设计。在二者之一的情形下，在“主动的”实施例中，在步骤1216中，如果需要就移动右邻近单元从而为所选择的填充单元提供充足的空间。在步骤1218中，所选择的填充单元被***到与当前单元相接触，右邻近于当前单元的间隙中。步骤1018结束于步骤1220
在此影响晶体管的应力以及使用应力提高晶体管性能的方法的描述，应用于当前在半导体工业中使用的标准晶体取向，(100)晶片表面和<110>沟道方向。对于晶片和晶体管沟道的替换可能的晶体取向，应力分布仅仅微小地改变，但是应力对载流子迁移率的影响不但在数量上，而且在符号上能显著地改变。因此，所描述的方法仍然能够用于晶片和晶体管的任意晶体取向，但是填充单元中的结构的类型和位置对于每种指定情形，将需要调节。对于可替代的半导体，像锗和组合物半导体，像GaAs、InP、SiC，也是同样情况。
在这一点上，应该注意的是，将所选择的填充单元引入布局中是有益的，甚至在电路单元性能没有改变的情况下也是有益的，因为，仅由移除或减少否则电路单元性能所具有的对其在特殊布局中的位置和周边的敏感性就可以获得益处。例如，如果电路设计中的微小改变导致特定晶体管在所得的布局中的不同定位，并且如果应力效应随后导致晶体管的Ion值依赖于其在布局中的位置以及它的邻居，那么电路设计中的微小改变在布局步骤之后可能产生意识不到的结果。这需要设计者重新访问图4中EDA过程中上游的步骤来改正意识不到的结果。随后在电路设计中应用改正，在布局后可能再次产生意识不到的结果，还需要设计者再次改变电路设计等等。应力修改步骤，其减少了电路单元性能对其在布局中的位置的敏感性，因此，能够通过帮助使电路设计步骤与布局步骤隔离来减少重新访问上游EDA步骤的需要，因而是有益的。从而，在另一个实施例中，图5的决定步骤520能够由询问应力修改的布局是否移除电路单元性能中布局引起的变化，以及是否在成本函数中的其它因素的任何增加胜过了该获益的决定步骤来替换。
布局敏感性的去除在标准单元的环境下尤其有益，因为布局依赖的应力能够导致依赖于单元布置和其邻居的相同单元的从实例到实例的定时变化。标准单元设计的前提是优选地可以使用并重用相同的单元设计和布局，任何地方都没有进行期望的调整以考虑它的使用环境。因此，在标准单元布局中可使用以上技术的一些或全部，以便将单元与外部应力影响隔离。特别地，例如，具有伪扩散的填充单元可以被***到电路单元两侧的间隙中，以减少来自外部应力源的内部晶体管的应力相互作用。
图13是适合于执行图4和5中所示各种步骤的计算机***1310的简化框图。在一个实施例中，使用单个计算机***用于执行所有步骤，而在另一个实施例中，使用不同的计算机***用于步骤中各种不同的步骤。计算机***1310典型地包括至少一个处理器1314，其通过总线子***1312与许多外部设备通信。这些外部设备可以包括存储子***1324，包括存储器子***1326以及文件存储子***1328，用户接口输入设备1322，用户接口输出设备1320，以及网络接口子***1316。输入和输出设备允许用户与计算机***1310交互。网络接口子***1316提供到外部网络的接口，包括到通信网络1318的接口，并且通过通信网络1318耦合到其它计算机***中的相应接口设备。通信网络1318可以包括多个互连的计算机***和通信链路。这些通信链路可以是有线链路，光学链路，无线链路，或者用于信息通信的任何其它机制。而在一个实施例中，通信网络1318是因特网，在其它实施例中，通信网络1318可以是任何适合的计算机网络。
用户接口输入设备1322可以包括键盘、指示设备，诸如鼠标，轨迹球，触摸板或者图形输入板，扫描仪，包含到显示器内的触摸屏，音频输入设备，诸如语音识别***，麦克风，及其它类型的输入设备。总之，术语“输入设备”的使用意在包括所有将信息输入到计算机***1310中或者到计算机网络1318上的可能类型的设备以及方式。
用户接口输出设备1320可以包括显示子***，打印机，传真机，或者非可视显示器诸如音频输出设备。显示子***可以包括阴极射线管(CRT)，平板设备诸如液晶显示器(LCD)，投影设备，或者一些用于创建可视图像的其它机制。显示子***还可以诸如通过音频输出设备提供非可视显示。总之，术语“输出设备”的使用意在包括所有从计算机***1310向用户或者其它机器或计算机***输出信息的所有可能类型的设备和方式。
存储子***1324存储基本程序和数据结构，其提供本发明的某些实施例的功能。例如，实现发明某些实施例的功能的各种模块，可以存储在存储子***1324中。这些软件模块，当由处理器1314执行时，执行图4和5的计算机实现的步骤。
存储器子***1326典型地包括大量存储器，其包括用于在程序执行期间指令和数据的存储的主随机访问存储器(RAM)1330和在其中存储固定指令的只读存储器(ROM)1332。文件存储子***1328提供程序和数据文件的持久存储，并且可以包括硬盘驱动器，与可移除介质相关的软盘驱动器，CD-ROM驱动器，光盘驱动器，或者其它可移除介质盒式磁带。实现本发明某些实施例的功能的数据库和模块可由文件存储子***1328存储。
总线子***1312提供用于使计算机***1310的各种组件和子***如想要地彼此通信的机制。尽管总线子***1312被图示出为单个总线，总线子***的可替换实施例可以使用多路总线。
计算机***1310本身可以是包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视、大型机或者任何其它数据处理***或用户设备的各种类型。由于计算机和网络经常改变的性质，图13中描述的计算机***1310说明仅意味着为示例本发明某些实施例目的的特定例子。计算机***1310的许多其它配置是可能的，其与图13中描述的计算机***相比，具有更多或更少的组件。
为示例和描述的目的提供了本发明优选实施例的在前描述。并非意图是穷尽本发明或者将本发明限制在所揭示的确切形式。显然，许多修改和变化对于本领域普通技术人员来说是显而易见的。选择和描述实施例以便最好地解释本发明的原理和其实际应用，由此，使其它本领域普通技术人员理解本发明的各种实施例，所述各种实施例具有适合于特定使用预期的各种修改。本发明的范围由所附权利要求及它们的等价物限定。

Claims (18)

1.一种用于布局集成电路设计的方法，用于与数据库一起使用，所述数据库限定多个填充单元，所述填充单元是预限定的，用于调整邻近电路布局单元的性能参数，布局用于在制造根据设计的集成电路器件中使用，包括步骤：
提供集成电路设计的第一布局，所述第一布局限定多个掩模，所述掩模当应用在制造过程中时限定多个集成电路器件的物理特征，所述特征限定在其间具有间隙的多个电路布局单元，并且这些特征一起限定在集成电路设计中指定的集成电路器件的电路结构；并且
将相应的填充单元***到在至少间隙子集中的每个给定间隙中，所述相应的填充单元是根据相邻于所述给定间隙的至少一个电路布局单元的性能参数上的期望的影响而从所述数据库中选出的，
其中所述填充单元包括能够影响相邻电路布局单元的结构，
其中所述期望的影响是要提高性能参数或要降低性能参数对电路布局单元的布局邻居的敏感性，并且
其中所述性能参数是包括晶体管电子迁移率、Ion、切换速度、信号路径延迟、泄漏以及功率的组中的成员。
2.根据权利要求1的方法，其中在所述第一布局中，多个电路布局单元按行排列，每个间隙被布置在一个行中，在同一行中相应的电路布局单元对之间，
并且其中，将相应的填充单元***到每个给定间隙的步骤，包括根据相邻于给定间隙的两个电路布局单元的性能参数上的期望影响来选择相应的填充单元的步骤。
3.根据权利要求1的方法，其中***相应填充单元的步骤包括将第一填充单元***到相邻于所述电路布局单元的间隙中的步骤，所述第一填充单元包括与在所述电路布局单元中的N沟道晶体管的扩散区域纵向对准的伪扩散区域。
4.根据权利要求1的方法，其中所述集成电路器件的制造包括将蚀刻停止层涂覆在所述集成电路器件的栅堆叠层上方的步骤，
其中，***相应的填充单元的步骤包括将第一填充单元***到相邻于所述电路布局单元的间隙中的步骤，所述第一填充单元包括横向定向的伪多晶硅线。
5.根据权利要求1的方法，其中***相应的填充单元的步骤包括将第一填充单元***到相邻于所述电路布局单元的间隙中的步骤，所述第一填充单元包括伪接触区域。
6.根据权利要求1的方法，其中所述电路布局单元包括形成在P沟道晶体管之下而没有形成在N沟道晶体管之下的N阱，所述N阱具有纵向定向的阱边界，
并且，其中***相应的填充单元的步骤包括将第一填充单元***到相邻于所述电路布局单元的间隙中的步骤，所述第一填充单元包括N阱边界，其的至少部分与所述电路布局单元的N阱的N阱边界不一致。
7.根据权利要求1的方法，其中所述集成电路器件的制造包括在所述集成电路器件的栅堆叠层上方涂覆蚀刻停止层的步骤，所述蚀刻停止层具有纵向定向的边界，
并且，其中***相应的填充单元的步骤包括将第一填充单元***到相邻于所述电路布局单元的间隙中的步骤，所述第一填充单元包括蚀刻停止层边界，其的至少部分与所述电路布局单元的蚀刻停止层边界不一致。
8.根据权利要求1的方法，其中性能参数上的期望影响包括提高所述电路布局单元中的CMOS电路中晶体管的电子迁移率，
并且，其中***相应的填充单元的步骤包括将第一填充单元***到相邻于所述电路布局单元的间隙中的步骤，所述第一填充单元包括与所述电路布局单元中N沟道晶体管的扩散区域纵向对准的伪扩散区域，所述第一填充单元没有任何与所述电路布局单元中任何P沟道晶体管的扩散区域纵向对准的扩散区域。
9.根据权利要求1的方法，其中性能参数上的期望影响至少部分来自于应力效应。
10.根据权利要求1的方法，其中性能参数上的期望影响至少部分地来自于光学邻近效应。
11.根据权利要求1的方法，其中性能参数上的期望影响至少部分地来自于阱邻近效应。
12.根据权利要求1的方法，进一步包括移动电路布局单元中特定一个的位置以给相应的填充单元中的一个提供空间的步骤。
13.根据权利要求12的方法，其中移动步骤包括以保持拓扑等价的方式移动特定电路布局单元的位置的步骤。
14.根据权利要求12的方法，其中在所述第一布局中，多个电路布局单元按行排列，
并且，其中移动特定电路布局单元的位置的步骤包括在相同的行内并且不丧失拓扑等价地移动特定布局单元的步骤。
15.根据权利要求12的方法，其中在所述第一布局中，多个电路布局单元按行排列，
并且，其中移动特定电路布局单元的位置的步骤包括将特定布局单元移动到布局单元的邻近行的步骤。
16.一种***，用于布局集成电路设计，用于与数据库一起使用，所述数据库限定多个填充单元，所述填充单元是预限定的，用于调整邻近电路布局单元的性能参数，布局用于在制造根据设计的集成电路器件中使用，包括：
用于提供集成电路设计的第一布局的装置，所述第一布局限定多个掩模，所述掩模当应用在制造过程中时限定多个集成电路器件的物理特征，所述特征限定在其间具有间隙的多个电路布局单元，并且这些特征一起限定在集成电路设计中指定的集成电路器件的电路结构；以及
用于将相应的填充单元***到在至少间隙子集中的每个给定间隙中的装置，所述相应的填充单元是根据相邻于所述给定间隙的至少一个电路布局单元的性能参数上的期望的影响而从所述数据库中选出的，
其中所述填充单元包括能够影响相邻电路布局单元的结构，
其中所述期望的影响是要提高性能参数或要降低性能参数对电路布局单元的布局邻居的敏感性，并且
其中所述性能参数是包括晶体管电子迁移率、Ion、切换速度、信号路径延迟、泄漏以及功率的组中的成员。
17.根据权利要求16的***，其中在所述第一布局中，多个电路布局单元按行排列，每个间隙被安排在一个行中，在同一行中相应的电路布局单元对之间，
并且其中，用于将相应的填充单元***到每个给定间隙的装置，包括用于根据相邻于给定间隙的两个电路布局单元的性能参数上的期望影响，选择相应的填充单元的装置。
18.根据权利要求16的***，进一步包括用于移动电路布局单元中特定一个的位置以为相应的填充单元中的一个提供空间的装置。
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