JP2004214440A

JP2004214440A - 半導体装置の製造方法

Info

Publication number: JP2004214440A
Application number: JP2003000277A
Authority: JP
Inventors: Tomoyuki Ishizu; 智之石津
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-01-06
Filing date: 2003-01-06
Publication date: 2004-07-29

Abstract

【課題】熱処理によって活性領域の一部に集中するイオン注入欠陥を抑制することにより、リーク電流の低減を図る。
【解決手段】トレンチ素子分離領域２が形成された半導体基板１上に、ゲート絶縁膜３を形成する。その後、ゲート絶縁膜３上に下部ゲート電極４ａ、上部ゲート電極５ａ、および、ゲート上絶縁膜６ａからなるゲート電極部８を形成する。その後、ゲート電極部８をマスクにして、ｎ型エクステンション注入層９及びｐ型ポケット注入層１０を形成する。その後、ゲート電極部８の側面上にサイドウォール１２を形成した後、ｎ型ソース・ドレイン注入層１３を形成する。その後、保護絶縁膜１５を形成した後、不純物を活性化させ、トレンチ素子分離領域２に埋め込まれている絶縁膜の応力を開放するためのＲＴＡ処理を行う。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に結晶欠陥に起因するソース−ドレイン間のリーク電流を抑制することができるトレンチ素子分離領域を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化・高集積化に伴い、素子分離領域の寸法もますます小さくなってきている。従来、素子分離領域の形成には、工程が簡便なＬＯＣＯＳ法が用いられてきたが、ＬＯＣＯＳ素子分離領域の端部に形成されるバーズビークによる素子形成領域の寸法縮小が無視できなくなってきており、最近ではＬＯＣＯＳ法による素子分離領域にかわりトレンチ素子分離領域（ＳＴＩ：ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）が使用されるようになってきている（例えば、特許文献１参照）。
【０００３】
以下、従来のトレンチ素子分離領域を有する半導体装置の製造方法について説明する。
【０００４】
図６（ａ）〜（ｅ）は、従来のトレンチ素子分離領域を有する半導体装置の製造工程を示す断面図である。ここでは、ｎ型ＭＩＳトランジスタの製造方法を用いて説明する。
【０００５】
まず、図６（ａ）に示す工程で、半導体基板１０１の主面にトレンチ素子分離領域１０２を形成する。このトレンチ素子分離領域１０２は、半導体基板１０１における素子形成領域上にシリコン窒化膜（図示せず）を形成した後、シリコン窒化膜をマスクにして、半導体基板１０１をエッチングしてトレンチを形成する。その後、基板上の全面に、絶縁膜を堆積した後、ＣＭＰ等によってトレンチ内に絶縁膜を選択的に埋め込み、その後シリコン窒化膜を除去することによって形成する。
【０００６】
次に、図６（ｂ）に示す工程で、半導体基板１０１の素子形成領域上に、熱酸化法によりシリコン酸化膜からなるゲート絶縁膜１０３を形成する。その後、ゲート絶縁膜１０３上に、不純物がドープされたポリシリコン膜１０４、タングステン膜１０５、及び、シリコン窒化膜１０６を順次堆積する。その後、シリコン窒化膜１０６上にゲート電極形状を有するレジスト膜１０７を形成する。
【０００７】
次に、図６（ｃ）に示す工程で、レジスト膜１０７をマスクにしてシリコン窒化膜１０６、タングステン膜１０５、及び、ポリシリコン膜１０４の異方性エッチングを行い、下部ゲート電極１０４ａ、上部ゲート電極１０５ａ、および、ゲート上絶縁膜１０６ａからなるゲート電極部１０８を形成する。
【０００８】
その後、レジスト膜１０７を除去した後、ゲート電極部１０８をマスクにして、半導体基板１０１の素子形成領域に対してほぼ垂直な注入角度で、且つ、低エネルギーでｎ型不純物のイオン注入を行い、ｎ型エクステンション注入層１０９を形成する。その後、ゲート電極部１０８をマスクにして、半導体基板１０１の素子形成領域に対し注入角度３５°でｐ型不純物の斜めイオン注入を行い、ｎ型エクステンション注入層１０９下にｐ型ポケット注入層１１０を形成する。この結果、半導体基板１０１の素子形成領域には、ゲート電極部１０８直下に位置するチャネル領域１１１を挟んでｎ型エクステンション注入層１０９及びｐ型ポケット注入層１１０がそれぞれ形成される。
【０００９】
次に、図６（ｄ）に示す工程で、基板上の全面にサイドウォール用絶縁膜を堆積した後、サイドウォール用絶縁膜を異方性エッチングすることにより、ゲート電極部１０８の側面上にサイドウォール１１２を形成する。このとき、ソース・ドレイン領域上に露出しているゲート絶縁膜１０３をエッチングする。その後、ゲート電極部１０８及びサイドウォール１１２をマスクにして、半導体基板１０１の素子形成領域にｎ型不純物のイオン注入を行い、ｎ型ソース・ドレイン注入層１１３を形成する。
【００１０】
次に、図６（ｅ）に示す工程で、エクステンション注入層１０９、ポケット注入層１１０及びソース・ドレイン注入層１１３の不純物を活性化させるための熱処理を行うことにより、半導体基板１０１の素子形成領域には、ゲート電極部１０８直下に位置するチャネル領域１１１を挟んで、ｎ型エクステンション拡散層１０９ａとｎ型ソース・ドレイン拡散層１１３ａとからなるソース・ドレイン領域１１４と、ｎ型エクステンション拡散層１０９ａ下に位置するｐ型ポケット拡散層１１０ａがそれぞれ形成される。なお、エクステンション注入層１０９及びポケット注入層１１０の不純物を活性化するための熱処理は、必ずしもソース・ドレイン注入層１１３と同時に行う必要はなく、ソース・ドレイン注入層１１３を形成する前に行っても良い。
【００１１】
【特許文献１】
特開２００１−１６０６２３号公報（第２−３頁、図６〜図１４）
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体装置の製造方法では、以下のような不具合がある。
【００１３】
図６に示すように、半導体基板１０１にトレンチ素子分離領域１０２を形成した後、ゲート絶縁膜１０３を形成するための熱酸化工程、及び、エクステンション注入層、ポケット注入層及びソース・ドレイン注入層の不純物を活性化するための熱処理工程が施される。その結果、熱酸化に伴う体積膨張や、シリコン基板と酸化シリコンとの熱膨張係数の違いにより、半導体基板の素子形成領域とトレンチ素子分離領域との境界付近における半導体基板の素子形成領域のエッジ部に応力が集中する。
【００１４】
図７は、ゲート絶縁膜を形成した後の応力シミュレーション結果を示す断面図である。同図は、酸化温度８５０℃で厚さ７．５ｎｍのシリコン酸化膜からなるゲート絶縁膜１０３を形成した後の応力分布を示したものであり、活性領域中央部Ｐ１の圧縮応力が１．２６Ｅ１０（ｄｙｎｅ／ｃｍ^２）であるのに対して、活性領域エッジ部Ｐ２の圧縮応力が２．１０Ｅ１０（ｄｙｎｅ／ｃｍ^２）と高く、エッジ部Ｐ２に圧縮応力が集中していることがわかる。
【００１５】
また、近年、素子の微細化に伴い、活性領域の面積縮小化が図られている。図８（ａ）は、シミュレーションした箇所を説明するための平面図、図８（ｂ）はゲート絶縁膜形成後における、トレンチ素子分離領域から活性領域にかかる圧縮応力分布を示すシミュレーション結果である。
【００１６】
図８（ａ）に示すように、トレンチ素子分離領域（ＳＴＩ）幅は０．２２μｍで一定とし、ゲート長方向の活性領域の幅Ｘ_Ｌを０．６２μｍ、０．７８μｍ、及び１．０μｍと変化させた場合の活性領域エッジからゲート電極直下の活性領域中央部までの応力変化をシミュレーションした。図８（ｂ）に示すように、ゲート長方向の活性領域の幅Ｘ_Ｌが減少するに伴い、ゲート電極直下に位置する活性領域の中央部の圧縮応力が増大していることがわかる。このことから、更なる微細化とともに活性領域にかかる応力の問題が深刻になることが予想される。なお、図８における活性領域の幅Ｘ_Ｌはマスク寸法であり、図面における点線の位置はトレンチ素子分離領域形成の際の側壁酸化分（７０ｎｍ程度）を考慮したものである。
【００１７】
また、図６（ｄ）に示す工程で、ｎ型ソース・ドレイン注入層１１３を形成する際、高濃度不純物のイオン注入を行うことにより、半導体基板１０１のソース・ドレイン注入層１１３は非晶質化（アモルファス化）するとともに注入欠陥が発生する。
【００１８】
図９は、図６（ｄ）における注入欠陥の発生を説明するための図であり、（ａ）は平面図、（ｂ）は図９（ａ）におけるＡ−Ａ箇所の断面図である。ｎ型ソース・ドレイン注入層１１３を形成するためのイオン注入によって発生した注入欠陥１１５は、ソース・ドレイン注入層１１３の不純物を活性化するためのＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）でかなり回復する。しかしながら、ＲＴＡ処理時に不純物が活性化すると同時に、応力の高い領域に注入欠陥が引き寄せられる。すなわち、非晶質化されなかったゲート電極部１０８直下のチャネル領域１１１のうち、特に、活性領域エッジ部の圧縮応力の高い領域１１６に欠陥１１５が集中する。この結果、ソース−ドレイン間のリークパスの原因となる結晶欠陥１１７が生成される。
【００１９】
本発明は、上記の問題を解決するためのものであり、イオン注入によって発生した注入欠陥が熱処理によって活性領域の一部に欠陥が集中するのを抑制することにより、リーク電流の低減が図れる半導体装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の第１の半導体装置の製造方法は、半導体基板にトレンチ素子分離領域を形成する工程（ａ）と、トレンチ素子分離領域に囲まれた半導体基板における素子形成領域上にゲート絶縁膜及びゲート電極を形成する工程（ｂ）と、工程（ｂ）の後に、素子形成領域に第１の不純物をイオン注入してソース・ドレイン注入層を形成する工程（ｃ）と、工程（ｃ）の後に、基板上の全面に、保護絶縁膜を形成する工程（ｄ）と、保護絶縁膜が形成された状態で、ソース・ドレイン注入層の第１の不純物を活性化させるための熱処理を行い、ソース・ドレイン拡散層を形成する工程（ｅ）とを有している。
【００２１】
この構成によれば、イオン注入によってソース・ドレイン注入層を形成した後、基板上の全面に保護絶縁膜を形成し、保護絶縁膜が形成された状態でソース・ドレイン注入層の不純物を活性化するための熱処理を行うことにより、圧縮応力の緩和を図ることができる。従って、ソース・ドレイン注入層を形成する際に発生した注入欠陥が、その後の熱処理によって活性領域エッジ部に集中するのを抑制することができるので、リーク電流の低減を図ることができる。
【００２２】
上記第１の半導体装置の製造方法において、工程（ｃ）の後で工程（ｄ）の前に、ソース・ドレイン注入層の直下の離れた位置に第２の不純物をイオン注入して高歪層を形成する工程を備えている。
【００２３】
上記第１の半導体装置の製造方法において、工程（ｃ）の後で工程（ｄ）の前に、ゲート電極の下方に位置する半導体基板におけるチャネル領域に第３の不純物をイオン注入して非晶質層を形成する工程を備えている。
【００２４】
本発明の第２の半導体装置の製造方法は、半導体基板にトレンチ素子分離領域を形成する工程（ａ）と、トレンチ素子分離領域に囲まれた半導体基板における素子形成領域上にゲート絶縁膜及びゲート電極を形成する工程（ｂ）と、工程（ｂ）の後に、半導体基板における素子形成領域に第１の不純物をイオン注入してソース・ドレイン注入層を形成する工程（ｃ）と、工程（ｃ）の後に、ソース・ドレイン注入層の直下の離れた位置に第２の不純物をイオン注入して高歪層を形成する工程（ｄ）と、工程（ｄ）の後に、ソース・ドレイン注入層の第１の不純物を活性化させるための熱処理を行い、ソース・ドレイン拡散層を形成する工程（ｅ）とを有している。
【００２５】
この構成によれば、ソース・ドレイン注入層の下方に高歪層を形成した状態で、ソース・ドレイン注入層の不純物を活性化するための熱処理を行うことにより、活性領域エッジ部及びチャネル領域への欠陥の転移を抑制することができる。従って、ソース・ドレイン注入層を形成する際に発生した注入欠陥が、その後の熱処理によって活性領域エッジ部に集中するのを抑制することができるので、リーク電流の低減を図ることができる。
【００２６】
本発明の第３の半導体装置の製造方法は、半導体基板にトレンチ素子分離領域を形成する工程（ａ）と、トレンチ素子分離領域に囲まれた半導体基板における素子形成領域上にゲート絶縁膜及びゲート電極を形成する工程（ｂ）と、工程（ｂ）の後に、半導体基板における素子形成領域に第１の不純物をイオン注入してソース・ドレイン注入層を形成する工程（ｃ）と、工程（ｃ）の後にゲート電極の下方に位置する半導体基板おけるチャネル領域に第２の不純物をイオン注入して非晶質層を形成する工程（ｄ）と、工程（ｄ）の後に、ソース・ドレイン注入層の第１の不純物を活性化させるための熱処理を行い、ソース・ドレイン拡散層を形成する工程（ｅ）とを有している。
【００２７】
この構成によれば、チャネル領域に形成した非晶質層によって、チャネル領域に残留していた応力を開放することができるので、ソース−ドレイン間のリークパスの原因となる結晶欠陥がゲート電極下部のチャネル領域に集中することを抑制することができる。従って、ソース・ドレイン注入層を形成する際に発生した注入欠陥が、その後の熱処理によって活性領域エッジ部に集中するのを抑制することができるので、リーク電流の低減を図ることができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２９】
（第１の実施形態）
図１（ａ）〜（ｆ）は、本発明の第１の実施形態にかかる半導体装置の製造工程を示す断面図である。ここでは、ｎ型ＭＩＳトランジスタの製造方法を用いて説明する。
【００３０】
まず、図１（ａ）に示す工程で、半導体基板１の主面にトレンチ素子分離領域２を形成する。このトレンチ素子分離領域２は、半導体基板１における素子形成領域上にシリコン窒化膜（図示せず）を形成した後、シリコン窒化膜をマスクにして、半導体基板１を約３００ｎｍ程度エッチングしてトレンチを形成する。その後、基板上の全面に、高密度プラズマ法を用いて厚さ７００ｎｍのシリコン酸化膜からなる絶縁膜を堆積した後、ＣＭＰ等によってトレンチ内に絶縁膜を選択的に埋め込み、その後シリコン窒化膜を除去することによって形成する。なお、トレンチ内に絶縁膜を堆積する前に、熱酸化法によってトレンチ内の露出表面に厚さ２０ｎｍ程度のシリコン酸化膜を形成しても良い。
【００３１】
次に、図１（ｂ）に示す工程で、半導体基板１の素子形成領域上に、熱酸化法により厚さ２．６ｎｍ〜７ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜３を形成する。その後、ゲート絶縁膜３上に、厚さ約８０ｎｍの不純物がドープされたポリシリコン膜４、厚さ約６０ｎｍのタングステン膜５、及び、厚さ約１４０ｎｍのシリコン窒化膜６を順次堆積する。その後、シリコン窒化膜６上にゲート電極形状を有するレジスト膜７を形成する。
【００３２】
次に、図１（ｃ）に示す工程で、レジスト膜７をマスクにしてシリコン窒化膜６、タングステン膜５、及び、ポリシリコン膜４の異方性エッチングを行い、下部ゲート電極４ａ、上部ゲート電極５ａ、および、ゲート上絶縁膜６ａからなるゲート電極部８を形成する。
【００３３】
その後、レジスト膜７を除去した後、ゲート電極部８をマスクにして、半導体基板１の素子形成領域に対してｎ型不純物である砒素を、注入角度０゜、注入エネルギー５ｋｅＶ、ドーズ量５×１０^１４／ｃｍ^２の条件でイオン注入を行い、ｎ型エクステンション注入層９を形成する。その後、ゲート電極部８をマスクにして、半導体基板１の素子形成領域に対してｐ型不純物であるボロンを、注入角度３５゜、注入エネルギー１５ｋｅＶ、ドーズ量６×１０^１２／ｃｍ^２の条件で４回転の斜めイオン注入を行い、ｎ型エクステンション注入層９下にｐ型ポケット注入層１０を形成する。この結果、半導体基板１の素子形成領域には、ゲート電極部８直下に位置するチャネル領域１１を挟んでｎ型エクステンション注入層９及びｐ型ポケット注入層１０がそれぞれ形成される。なお、ポケット注入層を形成するための斜めイオン注入の注入角度としては、１５〜６０°の範囲を用いることが好ましい。
【００３４】
次に、図１（ｄ）に示す工程で、基板上の全面に厚さ８０ｎｍ程度のシリコン窒化膜からなるサイドウォール用絶縁膜を堆積した後、サイドウォール用絶縁膜を異方性エッチングすることにより、ゲート電極部８の側面上にサイドウォール１２を形成する。このとき、続けてソース・ドレイン領域上に露出しているゲート絶縁膜３をエッチングする。なお、ゲート絶縁膜３は、図１（ｃ）に示す工程で、ゲート電極部８を形成した後に、露出したゲート絶縁膜３をエッチングしても良い。その後、ゲート電極部８及びサイドウォール１２をマスクにして、半導体基板１の素子形成領域に対して、ｎ型不純物である砒素を注入角度７°、ドーズ量４×１０^１５／ｃｍ^２の条件でイオン注入を行い、ｎ型ソース・ドレイン注入層１３を形成する。
【００３５】
次に、図１（ｅ）に示す工程で、基板上の全面に、トレンチ素子分離領域２、ゲート電極部８及びサイドウォール１２を覆うように基板上の全面に、ＣＶＤ法によって厚さ５０ｎｍの不純物を含まないシリコン酸化膜（ＮＳＧ膜）からなる保護絶縁膜１５を形成する。その後、エクステンション注入層９、ポケット注入層１０及びソース・ドレイン注入層１３の不純物を活性化させ、トレンチ素子分離領域２に埋め込まれている絶縁膜の応力を開放するのに十分な温度である約１０００℃〜１０５０℃でＲＴＡ処理（短時間アニール）を行う。この結果、半導体基板１の素子形成領域には、ゲート電極部８直下に位置するチャネル領域１１を挟んで、ｎ型エクステンション拡散層９ａとｎ型ソース・ドレイン拡散層１３ａとからなるソース・ドレイン領域１４と、ｎ型エクステンション拡散層９ａ下に位置するｐ型ポケット拡散層１０ａがそれぞれ形成される。なお、エクステンション注入層９及びポケット注入層１０の不純物を活性化するための熱処理は、必ずしもソース・ドレイン注入層１３と同時に行う必要はなく、ソース・ドレイン注入層１３を形成する前に行っても良い。なお、本実施形態では、保護絶縁膜１５として、ＮＳＧ膜を用いて説明したが、シリコン窒化膜でもよい。
【００３６】
次に、図１（ｆ）に示す工程で、保護絶縁膜１５上に層間絶縁膜１６を形成した後、層間絶縁膜１６及び保護絶縁膜１５にｎ型ソース・ドレイン拡散層１３ａに到達するコンタクトホールを形成し、タングステン等の金属膜を埋め込んで金属プラグ１７を形成する。本実施形態では、保護絶縁膜１５を残存させたまま、層間絶縁膜１６を形成したが、保護絶縁膜１５を選択的に除去した後、層間絶縁膜を形成しても良い。
【００３７】
図２は、ソース・ドレイン注入層の不純物を活性化するためのＲＴＡ処理後の応力シミュレーション結果を示す断面図であり、（ａ）は保護絶縁膜を形成してＲＴＡ処理したときの応力分布、（ｂ）は従来のように保護絶縁膜を形成せずにＲＴＡ処理したときの応力分布である。
【００３８】
図２（ｂ）に示すように、従来の如く保護絶縁膜を形成せずにＲＴＡ処理した場合、活性領域中央部Ｐ１ｂの圧縮応力が４．５１Ｅ９（ｄｙｎｅ／ｃｍ^２）であるのに対して、活性領域エッジ部Ｐ２ｂの圧縮応力が１．０Ｅ１０（ｄｙｎｅ／ｃｍ^２）と高く、エッジ部Ｐ２ｂに圧縮応力が集中していることがわかる。
【００３９】
これに対して、図２（ａ）に示すように、本実施形態の如く、保護絶縁膜を形成してＲＴＡ処理した場合、活性領域中央部Ｐ１ａ及び活性領域エッジ部Ｐ２ａは、いずれも圧縮応力が４．９６Ｅ９（ｄｙｎｅ／ｃｍ^２）であり、基板上を保護絶縁膜で覆った状態で高温熱処理を行うことにより活性領域エッジ部への圧縮応力の集中が緩和されていることがわかる。
【００４０】
図３は、活性領域エッジ部における圧縮応力に対する保護絶縁膜の膜厚依存性を示す図である。図３は、保護絶縁膜としてＮＳＧ膜を形成した場合の圧縮応力をシミュレーションで求めたものである。図３からわかるように、ＮＳＧ膜の膜厚としては、５０ｎｍ〜３００ｎｍ程度形成すれば圧縮応力を低減することができ、１００ｎｍ程度の厚さで最も低減することができる。
【００４１】
本実施形態によれば、イオン注入によってソース・ドレイン注入層１３を形成した後、基板上の全面に保護絶縁膜１５を形成し、保護絶縁膜１５が形成された状態でソース・ドレイン注入層１３の不純物を活性化するための熱処理を行うことにより、圧縮応力の緩和を図ることができる。従って、ソース・ドレイン注入層１３を形成する際に発生した注入欠陥が、その後の熱処理によって活性領域エッジ部に集中するのを抑制することができるので、リーク電流の低減を図ることができる。
【００４２】
（第２の実施形態）
図４（ａ）〜（ｃ）は、本発明の第２の実施形態にかかる半導体装置の製造工程を示す断面図である。ここでは、ｎ型ＭＩＳトランジスタの製造方法を用いて説明する。
【００４３】
まず、図４（ａ）に示す工程では、第１の実施形態における図１（ａ）〜（ｄ）に示す工程と同様な工程によって、半導体基板１の主面にトレンチ素子分離領域２、ゲート絶縁膜３、ゲート電極部８、サイドウォール１２、ｎ型エクステンション注入層９、ｐ型ポケット注入層１０及びｎ型ソース・ドレイン注入層１３を形成する。
【００４４】
次に、図４（ｂ）に示す工程で、ｎ型ソース・ドレイン注入層１３の注入と同様に、ゲート電極部８及びサイドウォール１２をマスクにして、半導体基板１の素子形成領域に対して、不活性な不純物であるシリコン（Ｓｉ）を注入角度０°、注入エネルギー５０〜６０ｋｅＶ、ドーズ量１×１０^１５／ｃｍ^２の条件でイオン注入を行い、ソース・ドレイン注入層１３の直下の離れた位置に高歪層１８を形成する。
【００４５】
次に、図４（ｃ）に示す工程で、エクステンション注入層９、ポケット注入層１０及びソース・ドレイン注入層１３の不純物を活性化させるのに十分な温度である約１０００℃〜１０５０℃でＲＴＡ処理（短時間アニール）を行う。このとき、第１の実施形態と同様に、保護絶縁膜を形成した後、ＲＴＡ処理を行っても良い。この結果、半導体基板１の素子形成領域には、ゲート電極部８直下に位置するチャネル領域１１を挟んで、ｎ型エクステンション拡散層９ａとｎ型ソース・ドレイン拡散層１３ａとからなるソース・ドレイン領域１４と、ｎ型エクステンション拡散層９ａ下に位置するｐ型ポケット拡散層１０ａがそれぞれ形成される。さらに、ソース・ドレイン注入層１３形成時に発生した注入欠陥は、ＲＴＡ処理中に高歪層１８のゲッタリング作用により高歪層１８の方向へ転移する。
【００４６】
その後、基板上に層間絶縁膜を形成した後、層間絶縁膜にｎ型ソース・ドレイン拡散層１３ａに到達するコンタクトホールを設け、金属膜を埋め込んで金属プラグを形成する。
【００４７】
なお、本実施形態では、高歪層１８を形成するためのイオン種としてＳｉを用いて説明したが、Ｓｉと同族元素であるＧｅ等を用いても良い。これらの元素は、いずれも不純物濃度６×１０^１８〜１×１０^２１／ｃｍ^３程度で高歪層を形成することができる。
【００４８】
本実施形態によれば、ソース・ドレイン注入層１３の下方に高歪層１８を形成した状態で、ソース・ドレイン注入層１３の不純物を活性化するための熱処理を行うことにより、活性領域エッジ部及びチャネル領域への欠陥の転移を抑制することができる。従って、ソース・ドレイン注入層１３を形成する際に発生した注入欠陥が、その後の熱処理によって活性領域エッジ部に集中するのを抑制することができるので、リーク電流の低減を図ることができる。
【００４９】
（第３の実施形態）
図５（ａ）〜（ｃ）は、本発明の第３の実施形態にかかる半導体装置の製造工程を示す断面図である。ここでは、ｎ型ＭＩＳトランジスタの製造方法を用いて説明する。
【００５０】
まず、図５（ａ）に示す工程では、第１の実施形態における図１（ａ）〜（ｄ）に示す工程と同様な工程によって、半導体基板１の主面にトレンチ素子分離領域２、ゲート絶縁膜３、ゲート電極部８、サイドウォール１２、ｎ型エクステンション注入層９、ｐ型ポケット注入層１０及びｎ型ソース・ドレイン注入層１３を形成する。
【００５１】
次に、図５（ｂ）に示す工程で、ｎ型ソース・ドレイン注入層１３の注入と同様に、ゲート電極部８及びサイドウォール１２をマスクにして、半導体基板１の素子形成領域に対して、不活性な不純物であるシリコン（Ｓｉ）を注入角度６０°、注入エネルギー１１０ｋｅＶ以上、ドーズ量１×１０^１５／ｃｍ^２の条件で４回転の斜めイオン注入を行い、ゲート電極部８直下でｎ型エクステンション拡散層９の内側方に位置するチャネル領域１１に非晶質層１９を形成する。
【００５２】
次に、図５（ｃ）に示す工程で、エクステンション注入層９、ポケット注入層１０及びソース・ドレイン注入層１３の不純物を活性化させるのに十分な温度である約１０００℃〜１０５０℃でＲＴＡ処理（短時間アニール）を行う。このとき、第１の実施形態と同様に、保護絶縁膜を形成した後、ＲＴＡ処理を行っても良い。この結果、半導体基板１の素子形成領域には、ゲート電極部８直下に位置するチャネル領域１１を挟んで、ｎ型エクステンション拡散層９ａとｎ型ソース・ドレイン拡散層１３ａとからなるソース・ドレイン領域１４と、ｎ型エクステンション拡散層９ａ下に位置するｐ型ポケット拡散層１０ａがそれぞれ形成される。このとき、チャネル領域１１に形成した非晶質層１９によって、チャネル領域１１に残留していた応力が開放された状態となるので、ＲＴＡ処理時において非晶質層１９が再結晶化する際に、ソース−ドレイン間のリークパスの原因となる結晶欠陥がゲート電極下部のチャネル領域に集中することを抑制することができる。
【００５３】
その後、基板上に層間絶縁膜を形成した後、層間絶縁膜にｎ型ソース・ドレイン拡散層１３ａに到達するコンタクトホールを設け、金属膜を埋め込んで金属プラグを形成する。
【００５４】
本実施形態によれば、チャネル領域１１に形成した非晶質層１９によって、チャネル領域１１に残留していた応力を開放することができるため、応力の高い領域が低減される。これにより、応力の高い領域に引き寄せられる注入欠陥の数を抑制することができるので、ソース−ドレイン間のリークパスの原因となる結晶欠陥がゲート電極下部のチャネル領域に集中することを抑制することができる。従って、ソース・ドレイン注入層１３を形成する際に発生した注入欠陥が、その後の熱処理によって活性領域エッジ部に集中するのを抑制することができるので、リーク電流の低減を図ることができる。
【００５５】
【発明の効果】
本発明の半導体装置の製造方法によれば、イオン注入によって発生した注入欠陥が、熱処理によってゲート電極下部のチャネル領域に集中するのを抑制することができるので、リーク電流が低減された高性能な半導体装置を形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態にかかる半導体装置の製造工程を示す断面図
【図２】ソース・ドレイン注入層の不純物を活性化するためのＲＴＡ処理後の応力シミュレーション結果を示す断面図であり、
（ａ）は保護絶縁膜を形成してＲＴＡ処理したときの応力分布図
（ｂ）は従来のように保護絶縁膜を形成せずにＲＴＡ処理したときの応力分布図
【図３】活性領域エッジ部における圧縮応力に対する保護絶縁膜の膜厚依存性を示す図
【図４】（ａ）〜（ｃ）は、本発明の第２の実施形態にかかる半導体装置の製造工程を示す断面図
【図５】（ａ）〜（ｃ）は、本発明の第３の実施形態にかかる半導体装置の製造工程を示す断面図
【図６】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図
【図７】ゲート絶縁膜を形成した後の応力シミュレーション結果を示す断面図
【図８】（ａ）は、シミュレーションした箇所を説明するための平面図
（ｂ）はゲート絶縁膜形成後における、トレンチ素子分離領域から活性領域にかかる圧縮応力分布を示すシミュレーション結果を示す図
【図９】図６（ｄ）における注入欠陥の発生を説明するための模式図
【符号の説明】
１半導体基板
２トレンチ素子分離領域
３ゲート絶縁膜
４ポリシリコン膜
４ａ下部ゲート電極
５タングステン膜
５ａ上部ゲート電極
６シリコン窒化膜
６ａゲート上絶縁膜
７レジスト膜
８ゲート電極部
９ｎ型エクステンション注入層
９ａｎ型エクステンション拡散層
１０ｐ型ポケット注入層
１０ａＰ型ポケット拡散層
１１チャネル領域
１２サイドウォール
１３ｎ型ソース・ドレイン注入層
１３ａｎ型ソース・ドレイン拡散層
１４ソース・ドレイン領域
１５保護絶縁膜
１６層間絶縁膜
１７金属プラグ
１８高歪層
１９非晶質層

Claims

半導体基板にトレンチ素子分離領域を形成する工程（ａ）と、前記トレンチ素子分離領域に囲まれた前記半導体基板における素子形成領域上にゲート絶縁膜及びゲート電極を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記素子形成領域に第１の不純物をイオン注入してソース・ドレイン注入層を形成する工程（ｃ）と、
前記工程（ｃ）の後に、基板上の全面に、保護絶縁膜を形成する工程（ｄ）と、
前記保護絶縁膜が形成された状態で、前記ソース・ドレイン注入層の前記第１の不純物を活性化させるための熱処理を行い、ソース・ドレイン拡散層を形成する工程（ｅ）と
を有することを特徴とする半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記ソース・ドレイン注入層の直下の離れた位置に第２の不純物をイオン注入して高歪層を形成する工程を備えていることを特徴とする半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記ゲート電極の下方に位置する前記半導体基板におけるチャネル領域に第３の不純物をイオン注入して非晶質層を形成する工程を備えていることを特徴とする半導体装置の製造方法。
半導体基板にトレンチ素子分離領域を形成する工程（ａ）と、前記トレンチ素子分離領域に囲まれた前記半導体基板における素子形成領域上にゲート絶縁膜及びゲート電極を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板における前記素子形成領域に第１の不純物をイオン注入してソース・ドレイン注入層を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記ソース・ドレイン注入層の直下の離れた位置に第２の不純物をイオン注入して高歪層を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ソース・ドレイン注入層の前記第１の不純物を活性化させるための熱処理を行い、ソース・ドレイン拡散層を形成する工程（ｅ）と
を有することを特徴とする半導体装置の製造方法。
半導体基板にトレンチ素子分離領域を形成工程（ａ）と、
前記トレンチ素子分離領域に囲まれた前記半導体基板における素子形成領域上にゲート絶縁膜及びゲート電極を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板における前記素子形成領域に第１の不純物をイオン注入してソース・ドレイン注入層を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記ゲート電極の下方に位置する前記半導体基板おけるチャネル領域に第２の不純物をイオン注入して非晶質層を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ソース・ドレイン注入層の前記第１の不純物を活性化させるための熱処理を行い、ソース・ドレイン拡散層を形成する工程（ｅ）と
を有することを特徴とする半導体装置の製造方法。