CN101675632B - 接收电路及数据传输*** - Google Patents

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Abstract

本发明公开了一种接收电路及数据传输***。该接收电路连接在借助电流传输信息的第一及第二传输线路上，包括：第一及第二电流源、分别将在其中流动的电流转换为电压的第一及第二转换部、源极连接在所述第一电流源及所述第一传输线路上且漏极连接在所述第一转换部上的第一晶体管以及源极连接在所述第二电流源及所述第二传输线路上且漏极连接在所述第二转换部上的第二晶体管。所述第一晶体管的栅极与漏极分别连接在所述第二晶体管的漏极与栅极上。由此抑制了出现在传输线路上的电压振幅。

Description

接收电路及数据传输***
技术领域
本发明涉及一种在发送电路和接收电路之间进行数据传输的数据传输***。
背景技术
为抑制数据传输时的电磁干扰(EMI：electromagneticinterference)，在液晶面板等中，有时候采用接收、发送对应于数据的电流的电流型数据传输。
对专利文献1中所记载的电流型数据传输之例进行说明。传输线路，由连接在它的一端的发送电路的晶体管驱动。在接收电路中，电流一电压转换元件(二极管连接的晶体管)和作为电流源工作的晶体管串联，在二者之间的节点上连接有传输线路的另一端。
接收电路中的电流-电压转换元件的偏置电流Ib随着流入发送电路的驱动电流Id变化。偏置电流Ib由电流-电压转换元件进行电流-电压转换，并作为内部的电压信号输入到比较器中。另一条传输线路的结构也一样，从输入到比较器的两个电压之差求得传输数据。
在该传输方式下，因为由驱动电流Id和电流-电压转换元件的跨导gm决定的电压变化(Id＊gm)表现为传输线路间的电压振幅，所以，与通常的CMOS(complementary metal oxide semiconductor)电路进行的数字传输(振幅为3.3V左右)相比，电压振幅非常小，能够对电磁干扰的降低起良好的作用。-发明要解决的技术问题-
但存在以下问题：若在进行这样的电流型数据传输的接口中，为使传输速率高速化而增大驱动电流Id和偏置电流Ib，则被传输的信号的电压振幅也会上升，电磁干扰就会增加，而难以实现高速化。
特别是，伴随着传输速率的高速化，对手机有以下要求，希望在模拟前端LSI和基带LSI之间进行高速的串行数据传输，也希望降低电磁干扰。也就是说，寻求的是实现手机所需要的传输速率(300Mbps以上)且功耗低、电磁干扰小的接口。
为满足手机的通讯速率提高、相机的像素数量增加的要求，必须使传输速率提高。为实现电流型数据传输的高速化，需要实现-电流-电压转换电路的宽带域化-时钟和数据的占空比精度的提高-时钟和数据间的相位关系最佳化增加消费电流，便能够实现电流-电压转换电路的宽带域化，但消费电流的增加对手机而言是难以接受的。
发明内容
本发明的目的在于：提供一种接收电路及数据传输***，能够抑制出现在借助电流传输信息的传输线路上的电压振幅。
本发明的另一目的在于：在消费电流没有大的增加的情况下，使数据传输速度提高。
本发明所涉及的接收电路是一种连接在借助电流传输信息的第一及第二传输线路上的接收电路。它包括：第一及第二电流源；第一及第二转换部，分别将在其中流动的电流转换为电压；第一晶体管，源极连接在所述第一电流源及所述第一传输线路上，漏极连接在所述第一转换部上；以及第二晶体管，源极连接在所述第二电流源及所述第二传输线路上，漏极连接在所述第二转换部上。所述第一晶体管的栅极与漏极分别连接在所述第二晶体管的漏极与栅极上。
据此，因为反馈施加在第一及第二晶体管上，所以能够抑制传输线路上的电压振幅。本发明所涉及的其它接收电路是一种连接在借助电流传输信息的传输线路上的接收电路。它包括：第一及第二电流源；第一及第二转换部，分别将在其中流动的电流转换为电压；第一晶体管，源极连接在所述第一电流源，漏极连接在所述第一转换部上；以及第二晶体管，源极连接在所述第二电流源上，漏极连接在所述第二转换部上。所述第一晶体管的栅极与漏极分别与所述第二晶体管的漏极与栅极连接，所述传输线路连接在所述第一及第二晶体管中任一晶体管的源极上。
据此，因为由一条传输线路进行数据传输，所以不仅能够抑制传输线路上的电压振幅，还能够使数据传输***的结构简单化。
本发明所涉及的数据传输***包括电流驱动第一及第二传输线路的发送电路和连接在所述第一及第二传输线路上的接收电路。所述发送电路，让在所述第一及第二传输线路上流动的电流将数据和时钟一起进行传输。所述接收电路包括：第一及第二电流源；第一及第二转换部，分别将在其中流动的电流转换为电压；第一晶体管，源极连接在所述第一电流源及所述第一传输线路上，漏极连接在所述第一转换部上；以及第二晶体管，源极连接在所述第二电流源及所述第二传输线路上，漏极连接在所述第二转换部上。所述第一晶体管的栅极与漏极分别连接在所述第二晶体管的漏极与栅极上。
据此，因为不管驱动电流如何，第一及第二传输线路上的电压振幅基本上不发生变化，所以容易利用电流量的变化传输数据，也就能够将数据和时钟一起传输。而且，不再需要时钟布线和为时钟设置的端子。-发明的效果-
根据本发明，不管驱动电流的大小如何，总是能够抑制传输线路上的电压振幅，所以能够谋求低功耗化、传输速率的高速化以及抑制电磁干扰。而且，通过一起传输数据和时钟，不使用复杂的时钟恢复***，就能够再生时钟。
附图说明
图1是表示本发明第一实施方式所涉及的数据传输***的结构的方框图。图2是表示图1中的编码器结构的电路图。图3是将图1中的两个驱动器结构一起示出的电路图。图4是表示在图1的数据传输***中在传输线路上流动的驱动电流之例的曲线图。图5是表示在图1的数据传输***中的数据信号的值与驱动电流之间的关系的图。图6是表示图1中的I-V转换电路的主要部分的结构之例的电路图。图7是表示图6中的电路的变形例的电路图。图8是表示图1中的接收电路的主要部分的结构之例的电路图。图9是表示本发明第二实施方式所涉及的数据传输***的结构的方框图。图10是表示图9中的编码器结构的电路图。图11是将图9中的两个驱动器结构一起示出的电路图。图12是表示在图9的数据传输***中在传输线路上流动的驱动电流之例的曲线图。图13是表示在图9的数据传输***中的数据信号的值与驱动电流之间的关系的图。图14是表示图9的接收部的结构之例的电路图。图15是表示图9中的延迟调整电路的结构之例的方框图。图16是表示图9中的占空比补正电路的结构之例的方框图。图17是表示图9中的相位比较电路的结构之例的方框图。图18是表示在图9中的接收电路中进行的处理的流程图。图19(a)是表示图14中的电流-电压转换部的输出电位M、P的曲线图，图19(b)是表示图14中的放大器的输出电位OUTM、OUTP的曲线图。图20(a)和图20(b)分别是表示从图9中的接收部输出的数据信号IPDAT与时钟IPCLK的曲线图；图20(c)和图20(d)分别是表示从图9中的占空比补正电路输出的数据信号PDAT与从延迟调整电路输出的时钟PCLK的曲线图。图21是表示仅使用一条传输线路的数据传输***中的驱动器的结构的电路图。图22是表示在仅使用一条传输线路的数据传输***中在传输线路上流动的驱动电流之例的曲线图。图23是表示仅使用一条传输线路的数据传输***中的电流-电压转换电路的主要部分的结构之例的电路图。-符号说明-
4，6传输线路10，210发送电路20，220接收电路22，222电流-电压转换电路23，223放大器24，224比较器31     晶体管(第一电流源)32     晶体管(第二电流源)33     第一晶体管34     第二晶体管35     晶体管(第一转换部)36     晶体管(第二转换部)232    占空比补正电路233    延迟调整电路
具体实施方式
下面，参考附图详细说明本发明的实施方式。此外，以下说明的实施方式不是限定本发明的实施方式。在实施方式中说明的结构并非都是作为本发明的技术方案必须具备的。
(第一实施方式)图1是表示本发明第一实施方式所涉及的数据传输***的结构的方框图。图1中的数据传输***具有：发送数据的发送电路10、对发送来的数据进行传输的传输线路4、6以及接收在传输线路4、6传输来的数据的接收电路20。
发送电路10包括：编码器12、正驱动器14以及负驱动器16。编码器12根据输入的数据信号DAT和时钟CLK生成并输出控制驱动器14、16的控制信号。驱动器14、16都具有让电流Id流动的两个电流源。驱动器14根据从编码器12输出的控制信号对在传输线路4中流动的驱动电流IDR进行控制，驱动器16根据从编码器12输出的控制信号对在传输线路6中流动的驱动电流IDRB进行控制。也就是说，发送电路10根据数据信号DAT和时钟CLK将驱动电流IDR、IDRB控制为三个数值(0、Id、2＊Id)中之一。
图2是表示图1中的编码器12的结构的电路图。编码器12具有：分频器12A、四个D型触发器以及逻辑门。编码器12将数据信号DAT和数据信号反相后产生的信号分别作为控制信号D、DB输出。分频器12A将时钟CLK半频化，转换为在时钟CLK的每个脉冲交替变化的信号。当被半频化的信号是“H”(高电位)时，编码器12便将数据信号DAT和数据信号反相后产生的信号分别作为控制信号CK、CKB输出。编码器12与时钟CLK同步输出控制信号D、DB、CK、CKB。
图3是将图1中的两个驱动器14、16的结构一起示出的电路图。驱动器14、16分别具有两个电路，该电路是两个CMOS晶体管串联构成的电路。偏置电位VD0施加给与输入有控制信号D或DB的晶体管串联的晶体管，以便当控制信号D或DB是“H”时电流Id流动。
偏置电位VD1施加给与输入有控制信号CK或CKB的晶体管串联的晶体管，以便当控制信号CK或CKB是“H”时电流Id流动。也就是说，电流Id的大小能够根据偏置电位VD0、VD1进行控制。
图4是表示在图1的数据传输***中在传输线路4、6上流动的驱动电流IDR、IDRB之例的曲线图。图5是表示在图1的数据传输***中的数据信号DAT的值与驱动电流IDR、IDRB之间的关系的图。当数据信号DAT＝1时，驱动电流IDRB流动；当数据信号DAT＝0时，驱动电流IDR流动。
在时钟CLK的每一个周期(相当于1比特的时间)T，作为驱动电流IDR或IDRB流动的电流的大小交替地成为Id、2＊Id。也就是说，驱动电流IDR、IDRB之间的大小差交替地成为Id、2＊Id。因此，在编码器12中，使用频率为时钟CLK的频率1/2的信号。如图4所示，因为数据和时钟都在传输线路4、6上传输的驱动电流IDR、IDRB中，所以能够在接收电路20中再生时钟。
图1中的接收电路20具有：电流-电压转换电路(I-V转换电路)22、作为数据再生电路的放大器23、作为时钟再生电路的比较器24、D型触发器26、27。I-V转换电路22将驱动电流IDR、IDRB分别转换为电压并输出。放大器23将I-V转换电路22的输出电位差放大，作为数据信号PDAT输出。
比较器24，对I-V转换电路22的输出电位差的绝对值和基准电压REF加以比较，将比较结果作为时钟PCLK输出。D型触发器26、27构成串行-并行转换电路。D型触发器26在时钟PCLK的上升沿锁存数据信号PDAT，D型触发器27在时钟PCLK的下降沿锁存数据信号PDAT，并作为数据EVEN、ODD输出。
图6是表示图1中的I-V转换电路22的主要部分的结构之例的电路图。图6的电路具有PMOS(D-channel metal oxidesemiconductor)晶体管31、32、33、34、35、36。
晶体管31构成第一电流源，晶体管32构成第二电流源。晶体管35构成第一转换部，晶体管36构成第二电转换部。晶体管31、32的栅极被偏压为规定的电位VC1。晶体管33的栅极和漏极分别连接在晶体管34的漏极和漏极上。晶体管33-36尺寸都相等。
在数据尚未传输的状态下，晶体管33-36被来自晶体管31、32的偏置电流Ib偏置。传输线路4一被发送电路10驱动，就有驱动电流IDR开始流动。于是，晶体管33、35的偏置电流就成为Ib-IDR。因为晶体管33-36在饱和区工作，且尺寸相同，所以晶体管33、35的源极、栅极间电压基本上成为相同的电压V1。
传输线路6一被驱动，就有驱动电流IDRB开始流动。于是，晶体管34、36的偏置电流就成为Ib-IDRB。在晶体管34、36中，也因为偏置电流相等，源极、栅极间电压也基本上成为相同的电压V2。
这里，因为晶体管33和晶体管34以各自的漏极和栅极交叉耦合，所以图6中的电路的两个差动输入端子RIN、RINB的电位成为同一个电位(V1+V2)。换句话说，不管有无驱动电流IDR、IDRB，差动输入端子RIN、RINB的电位不发生变化。也就是说，即使增大无驱动电流IDR、IDRB，传输线路4、6的电位基本上不会出现变化。
进一步说明这一点。例如，若晶体管35的偏置电流由于无驱动电流IDR而增加，晶体管33的漏极电压就上升，所以晶体管34的漏极电压就下降，晶体管33的栅极电压也下降。也就是说，对晶体管33而言，若其漏极电压上升，则其栅极电压就会下降。
在晶体管33是PMOS晶体管的情况下，即使源极-漏极间的电压变小，电流也会由于栅极电压的下降而变得更多。在与图6相同的电路由NMOS(n-channel metal oxide semiconductor)晶体管构成的情况下，即使晶体管33的源极-漏极间的电压增大，电流也会由于栅极电压的下降而变得更少。也就是说，PMOS晶体管、NMOS晶体管的时候，晶体管33、34都显示负电阻的特性。
这样一来，即使晶体管33、34的漏极电压由于驱动电流IDR、IDRB的变化而发生变化，晶体管33、34的栅极电压会变化来承受该变化，所以晶体管33、34的源极电压很难变化。也就是说，控制做到了：即使驱动电流IDR、IDRB变化，传输线路上的电位变化(电压振幅)也是非常小的。
晶体管35、36都是二极管连接，各自将在其中流动的电流转换为漏极、源极间电压。晶体管35、36与交叉耦合的晶体管33、34共同抑制输入端子RIN、RINB的电压变化。
在电源VDD和接地端GND之间，连接有仅有作为电流源的晶体管31、交叉耦合的晶体管33以及进行电流-电压转换的晶体管35串联构成的电路、和仅有晶体管32、34、36串联构成的电路。因为不需要其它元件，所以能够实现电源电压的低电压化。
晶体管35、36二极管连接，总是在饱和区工作，所以只要进行保证晶体管31-34在饱和区工作的设计，整体设计就会很容易，点电源电压也容易下降。也就是说，图6的电路具有非常适合低电压化的结构，因而具有容易实现低功耗化的优点。
接下来，尝试着进行AC分析。将晶体管33、34、35、36的跨导分别设为gm3、gm4、gm5、gm6。若用ΔI表示驱动电流，则传输线路4或6上的电压振幅ΔV就成为ΔV＝(1/gm3)＊(ΔI-gm3＊ΔI/gm6)＝(ΔI/gm3)＊(1-gm3/gm6)而且，图6中的电路的输入阻抗Zin成为Zin＝|ΔV/ΔI|＝|1/gm3-1/gm6|(＝|1/gm4-1/gm5|)
也就是说，在晶体管33-36中，只要使偏置电流和尺寸相同以使跨导gm3-gm6的值一致，就能够将传输线路4或6上的电压振幅ΔV极小化，从而也就能够将图6中的电路的输入阻抗Zin极小化。也就是说，能够实现将输入阻抗极小化而抑制了电压振幅的接口，也就不需要终端电阻了。
就这样，因为根据图6中的电路，能够与电流量无关地减小传输线路的电压振幅，所以在图1的数据传输***中，是如图4所示根据电流量的多少传输时钟的。
图7是表示图6中的电路的变形例的电路图。将图6中的电路中的PMOS晶体管31-36置换为NMOS晶体管，即构成图7中的电路。让图7中的电路进行和图6中的电路一样的工作。做说明的话，该电路的工作情况和图6的一样，所以说明省略不提。
此外，在图6及图7的电路中，可以用电阻代替晶体管35、36。
图8是表示图1中的接收电路20的主要部分的结构之例的电路图。图8中的电路具有：图1中的I-V转换电路22、放大器23以及比较器24。I-V转换电路22具有I-V转换部41、放大器42。I-V转换部41是图6中的电路，将驱动电流IDR、IDRB分别转换为电位并输出。
放大器42将从I-V转换部41输出的电位间的电位差放大，将得到的电位OUTP、OUTM输出给放大器23与比较器24。放大器23将电位OUTP、OUTM间的电位差放大，将结果作为数据信号PDAT经由缓冲器23a输出。数据信号PDAT成为根据电位OUTP、OUTM的大小决定的值。
比较器24具有：互补比较电路44、45、反相器24I、24J、“与非”门24K、缓冲器24L、NMOS晶体管24A、24B、PMOS晶体管24C、24D。在比较器24中，由被施加了偏置电位VM1的晶体管24C生成基准电流Iref，由施加了该基准电流Iref且二极管连接的晶体管24D生成基准电压REF。I-V转换用晶体管24A、24B将基准电压REF转换为偏置电流，并分别供给比较电路44、45。
比较电路44、45对施加来的偏置电流、对应于从I-V转换电路22输出的电位OUTP、OUTM间的电位差的电流进行比较，将表示该电位差是否大于规定值的信号分别输出给反相器24I、24J。反相器24I、24J和“与非”门24K构成逻辑和电路。“与非”门24K经由缓冲器24L将其输出作为时钟PCLK输出。
比较电路44、45结构相同，比较电路44、45中都输入I-V转换电路22的电位OUTP、OUTM，但是，比较电路44、比较电路45中，电位OUTP、OUTM是逆连接。
如图4所示，驱动电流IDR和驱动电流IDRB之间的电流差大小，每隔一个时间T交替地成为Id、2＊Id。为了再生时钟，只要检测驱动电流IDR和驱动电流IDRB中之一个电流比Id大即可。换句话说，只要事先将基准电压REF设定为驱动电流IDR或驱动电流IDRB的大小在Id、2＊Id之间时的电位OUTP、OUTM间的电位差，判断电位OUTP-OUTM与OUTM-OUTP中之一是否超过基准电压REF即可。于是，求出比较电路44、45的输出的逻辑和，实质上由比较器24对从I-V转换电路22输出的电位差的绝对值和基准电压REF进行比较，将结果作为时钟PCLK输出。
(第二实施方式)图9是表示本发明第二实施方式所涉及的数据传输***的结构的方框图。图9中的数据传输***具有：发送数据的发送电路210、对发送来的数据进行传输的传输线路4、6以及接收在传输线路4、6传输来的数据的接收电路220。
发送电路210包括：编码器212、正驱动器214以及负驱动器216。编码器212根据输入的数据信号DAT和时钟CLK生成并输出控制驱动器214、216的控制信号。驱动器214、216都具有让电流Id流动的电流源和让电流ΔI流动的电流源。驱动器214根据从编码器212输出的控制信号对在传输线路4中流动的驱动电流IDR进行控制，驱动器216根据从编码器212输出的控制信号对在传输线路6中流动的驱动电流IDRB进行控制。也就是说，发送电路210根据数据信号DAT和时钟CLK将驱动电流IDR、IDRB控制为三个数值(0、Id、Id+ΔI)。
图10是表示图9中的编码器212的结构的电路图。编码器212具有：分频器212A、四个D型触发器以及逻辑门。分频器212A对时钟CLK的频率进行转换，转换为时钟的频率的1/2，编码器212将频率成为时钟CLK的频率的为1/2的信号和该信号反相后的信号分别作为控制信号CK、CKB输出。当频率为时钟CLK的1/2的信号是“H”时，编码器212便将数据信号DAT和该数据信号反相后的信号分别作为控制信号D、DB输出。编码器212与时钟CLK同步输出控制信号D、DB、CK、CKB。
图11是将图9中的两个驱动器214、216的结构一起示出的电路图。图11中的驱动器具有：PMOS晶体管214A、214B、PMOS晶体管214C、214D以及PMOS晶体管214E、214F。其中的PMOS晶体管214A、214B分别被施加了偏置电位VD2、VD3，作为电流源工作；PMOS晶体管214C、214D分别根据控制信号D、DB控制来自晶体管214A的电流的流通和切断；PMOS晶体管214E、214F分别根据控制信号CK、CKB控制来自晶体管214B的电流的流通和切断。PMOS晶体管214A、214B分别让基本一定的电流ΔI、Id流通。
图11中的驱动器，在晶体管214C的栅极和漏极之间具有串联的反相器215A和电容215E。同样，图11中的驱动器，在晶体管214D的栅极和漏极之间具有反相器215B和电容215F；在晶体管214E的栅极和漏极之间具有反相器215C和电容215G；在晶体管214F的栅极和漏极之间具有反相器215D和电容215H。
因此，图11中的驱动器，在使在传输线路4、6上流动的驱动电流IDR、IDRB变化之际，能够由反相器215A-215D以及地腌嗯容215E-215H在驱动电流IDR、IDRB中增加电流。图11中的驱动器，例如让驱动电流IDR、IDRB根据控制信号的值的迁移瞬时增加。这样一来，因为电流仅在驱动电流IDR、IDRB变化之际增加，所以能够使驱动电流IDR、IDRB成为所谓的预增强(pre-emphasis)状态。因此，仅追加较简单的电路，亦即基本上仅追加比较器和反相器，就能够减轻符号间干涉(Inter Symbol Interference)的影响，从而能够使再生的时钟的占空比更接近理想值。而且，因为使用电容，所以电路结构非常简单。
图12是表示在图9的数据传输***中在传输线路4、6上流动的驱动电流IDR、IDRB之例的曲线图。图13是表示在图9的数据传输***中的数据信号DAT的值与驱动电流IDR、IDRB之间的关系的图。如图12所示，在时钟CLK的每个周期T，驱动电流IDR和驱动电流IDRB交替流动。
当数据信号DAT＝1时，作为驱动电流IDR或IDRB电流Id+ΔI会流动；当数据信号DAT＝0时，作为驱动电流IDR或IDRB电流Id会流动。如图12所示，因为数据和时钟一起在传输线路4、6中传输的驱动电流IDR、IDRB中，所以能够在接收电路220中进行时钟的再生。若传输图12那样的信号，则是根据每次值都变化的驱动电流IDR、IDRB再生时钟，所以再生的时钟难以受符号间干涉的影响，其占空比会接近理想的值。
图9中的接收电路220包括：接收部221、占空比补正电路232、延迟调整电路233、相位比较电路234以及串行-并行转换电路235以及数字控制逻辑电路238。数字控制逻辑电路238生成控制码CTR1、CTR2，并输出给占空比补正电路232和延迟调整电路233。串行-并行转换电路235与图1中的由D型触发器26、27构成的电路相同。
图14是表示图9中的接收部的结构之例的电路图。接收部221具有：I-V转换电路222、作为时钟再生电路的放大器223以及作为数据再生电路的比较器224。
I-V转换电路222具有：I-V转换部241和放大器242。I-V转换部241是图7的电路，将驱动电流IDR、IDRB转换为电位P、M并输出。放大器242将电位P、M间的电位差放大，将得到的电位OUTP、OUTM输出给放大器223和比较器224；放大器223将电位OUTP、OUTM间的电位差放大，经由缓冲器将结果作为时钟IPCLK输出。
比较器224具有与图8中的比较电路44、45一样的比较电路244、245。比较器224对电位OUTP、OUTM间的电位差的绝对值和基准电压REF进行比较，将比较结果作为数据信号IPDAT输出。事先给比较器224施加偏置电位VM1，以便能够识别驱动电流IDR或者IDRB的大小是Id的时候和是的Id+ΔI时候。比较器224其它方面大致与图8中的比较器224相同。
图15是表示图9中的延迟调整电路的结构之例的方框图。延迟调整电路233具有：解码器252、移位寄存器254以及可变延迟线256。解码器252根据控制码CTR2生成移位信号SR、SL。移位寄存器254根据移位信号SR、SL让规定的值向右或向左移位所指定的位数。可变延迟线256，根据从移位寄存器254输出的各位的值，让时钟IPCLK延迟，并作为时钟PCLK输出。
如图15中的带箭头的虚线所示，时钟IPCLK经由从移位寄存器254施来了“H”的门。这样，延迟调整电路233便将对应于控制码CTR2的延迟施加给输入信号并将施加了延迟的输入信号输出。
图16是表示图9中的占空比补正电路232的结构之例的方框图。占空比补正电路232具有图15中的延迟调整电路233。控制码CTR1施加给延迟调整电路233，延迟调整电路233根据控制码CTR2对数据信号IPDAT的占空比进行补正，并作为数据信号PDAT输出。
图17是表示图9中的相位比较电路234的结构之例的方框图。相位比较电路234具有：单位延迟电路272、D型触发器274、275以及相位比较电路276。
单位延迟电路272将单位延迟(这里说的是施加正逻辑的最小门延迟)施加给数据信号PDAT并输出。D型触发器274、275与时钟PCLK同步分别锁存数据信号PDAT和单位延迟电路272的输出。相位比较电路276利用已锁存的数据判断数据信号PDAT和时钟PCLK之间的相位的关系，将判断结果RSL(判断结果ADJ、SR、SL)输出给数字控制逻辑电路238。数字控制逻辑电路238根据该判断结果生成控制码CTR1、CTR2。
在D型触发器274、275的锁存结果不一致的情况下，因为时钟PCLK的沿存在于数据信号PDA的沿和已延迟的数据信号的沿之间，所以相位比较电路276做出相位已经接近的判断，使判断结果ADJ为“H”。在D型触发器274、275的锁存结果都是“L”(低电平)的情况下，相位比较电路276做出时钟PCLK比数据信号PDAT超前的判断，使判断结果SR为“H”，以让数据信号PDAT赶上。在D型触发器274、275的锁存结果都是“H”的情况下，相位比较电路276做出时钟PCLK落后于数据信号PDAT的判断，使判断结果SL为“H”，以让数据信号PDAT延迟。
图18是表示在图9中的接收电路220中进行的处理的流程图。在图18的步骤S12中，接收部221接收重复0和1的周期模式。在步骤S14中，延迟调整电路233将延迟加给时钟IPCLK。
在步骤S16中，相位比较电路276判断数据信号IPDAT的上升沿和时钟IPCLK的上升沿是否一致。这里，当被比较的两个沿之间的时间差在规定范围内时，例如，相位比较电路276的判断结果ADJ成为“H”时，相位比较电路276做出两个沿一致的判断。当判断出沿尚未一致时，则返回步骤S14，再将延迟施加给时钟IPCLK；判断出沿一致时，则进入步骤S18。
在步骤S18中，数字控制逻辑电路238，利用占空比补正完了旗标，判断是否已经完成了数据信号IPDAT的占空比的补正。当补正完了时，则进入步骤S26；当补正未完了时，则进入步骤S20。
在步骤S20中，由占空比补正电路232对数据信号IPDAT进行占空比的补正。在步骤S22中，相位比较电路276判断数据信号IPDAT的下降沿和时钟IPCLK的下降沿是否一致。当判断出沿尚未一致时，则返回步骤S20，再次对数据信号IPDAT进行占空比的补正；当判断出沿一致时，则进入步骤S24。[0072]在步骤S24中，由数字控制逻辑电路238设定占空比补正完了旗标，之后，返回步骤S14。在步骤S14中，延迟调整电路233将延迟施加给时钟IPCLK；在步骤S16中，相位比较电路276判断数据信号IPDAT的上升沿和时钟IPCLK的上升沿是否一致。借助步骤S14、步骤S16，相当于单位间隔T的延迟进一步施加给时钟IPCLK。
因为已经进行了占空比的补正，所以之后从步骤S18进入步骤S26。在步骤S26中，从数字控制逻辑电路238在步骤S16第一次判断出沿一致时的控制码CTR2、数字控制逻辑电路238在步骤S16第二次判断出沿一致时的控制码CTR2，计算出时钟IPCLK比数据信号IPDAT延迟T/2的控制码CTR2。延迟调整电路233根据该控制码CTR2将时钟IPCLK延迟。
这样，通过将延迟施加给时钟IPCLK，对数据信号IPDAT的占空比进行补正，就能够可靠地进行在串行-并行转换电路235中的转换。
根据以上的处理，因为是根据再生的时钟对数据的占空比进行补正的，所以能够使时钟和数据的质量提高，从而能够使数据传输速度提高。而且，因为在补正了占空比以后，由延迟调整电路233对已再生的时钟的相位进行调整，所以能够在占空比已得到补正的状态下调整相位，使数据传输速度进一步提高。
图19(a)是表示图14中的I-V转换部241的输出电位M、P的曲线图，图19(b)是表示图14中的放大器242的输出电位OUTM、OUTP的曲线图。图20(a)和图20(b)分别是表示从图9中的接收部221输出的数据信号IPDAT与时钟IPCLK的曲线图；图20(c)和图20(d)分别是表示从图9中的占空比补正电路232输出的数据信号PDAT与从延迟调整电路233输出的时钟PCLK的曲线图。这些曲线图是通过模拟得到的。
可知：图20(a)中的数据信号IPDAT所具有的占空比的误差在图20(c)中的数据信号PDAT已得到了补正。而且，因为进行了延迟调整，所以得知：图20(c)中的数据信号PDAT的沿位于图20(d)中的时钟PCLK的相邻两沿的中央附近。
就这样，依照图9的数据传输***，是根据与传输的数据无关大小每一次都变化的电流再生时钟，所以再生的时钟很难受符号间干涉的影响，该时钟的占空比接近所希望的值。而且，因为以该时钟为基准，调整再生的数据信号的占空比，所以能够使时钟和数据的质量提高。因此在不大幅度地增加消费电流的情况下，便能够使数据传输速度比图1中的数据传输***高。
接下来，对仅使用一条传输线路的数据传输***进行说明。该数据传输***与图1或者图9中的数据传输***的不同之处，在于：驱动器和I-V转换电路象下述那样做了变更，传输线路仅使用了一条。在以上各实施方式中，说明的是传输线路为两条的情况，但传输线路为一条也能够进行通信。
图21是表示仅使用一条传输线路的数据传输***中的驱动器的结构的电路图。图21中的驱动器根据基于时钟clk和数据信号DAT的信号CK、DK，进行推挽动作，让驱动电流IDR在传输线路上流动。图22是表示在仅使用一条传输线路的数据传输***中在传输线路上流动的驱动电流IDR之例的曲线图。若使该驱动电流IDR的波形如图22所示，则能够根据电流量的多少、电流的流向传输时钟。
图23是表示仅使用一条传输线路的数据传输***中的I-V转换电路的主要部分的结构之例的电路图。图23中的电路只有传输线路为一条这一点与图7中的电路不同，其它地方大致与图7中的电路一样。因为这样仅使用一条传输线路后，必须连接的传输线路的条数就减少，所以数据传输***的结构就简单了。-产业实用性-
综上所述，本发明抑制了传输线路的电压振幅，所以本发明对数据传输***等很有用。

Claims (8)

1.一种接收电路，连接在借助电流传输信息的第一及第二传输线路上，其特征在于：
包括：
第一及第二电流源，
第一及第二转换部，分别将在其中流动的电流转换为电压，
第一晶体管，源极连接在所述第一电流源及所述第一传输线路上，漏极连接在所述第一转换部上，
第二晶体管，源极连接在所述第二电流源及所述第二传输线路上，漏极连接在所述第二转换部上，
数据再生电路，以及
时钟再生电路，
所述第一晶体管的栅极与漏极分别连接在所述第二晶体管的漏极与栅极上，
在所述第一及第二传输线路上流动的电流，将数据和时钟一起传输，
所述时钟的频率是所述数据的传输频率的1/2，
所述数据再生电路，根据在所述第一及第二转换部得到的电压再生所述已传输的数据，
所述时钟再生电路，根据在所述第一及第二转换部得到的电压再生所述已传输的时钟。
2.根据权利要求1所述的接收电路，其特征在于：
该接收电路进一步包括占空比补正电路，该占空比补正电路根据在所述时钟再生电路中再生的时钟，对在所述数据再生电路中再生的数据的占空比进行补正。
3.根据权利要求2所述的接收电路，其特征在于：
该接收电路进一步包括延迟调整电路，该延迟调整电路在补正了所述占空比之后，对所述已再生的时钟的相位进行调整。
4.一种数据传输***，该数据传输***包括电流驱动第一及第二传输线路的发送电路和连接在所述第一及第二传输线路上的接收电路，其特征在于：
所述发送电路，让在所述第一及第二传输线路上流动的电流将数据和时钟一起传输，
所述接收电路包括：
第一及第二电流源，
第一及第二转换部，分别将在其中流动的电流转换为电压，
第一晶体管，源极连接在所述第一电流源及所述第一传输线路上，漏极连接在所述第一转换部上，以及
第二晶体管，源极连接在所述第二电流源及所述第二传输线路上，漏极连接在所述第二转换部上；
所述第一晶体管的栅极与漏极分别连接在所述第二晶体管的漏极与栅极上，所述发送电路，让电流在所述第一及第二传输线路中之一传输线路中流动来传输数据，改变所述第一及第二传输线路中有电流流动的传输线路的电流的值来传输时钟。
5.一种数据传输***，该数据传输***包括电流驱动第一及第二传输线路的发送电路和连接在所述第一及第二传输线路上的接收电路，其特征在于：
所述发送电路，让在所述第一及第二传输线路上流动的电流将数据和时钟一起传输，
所述接收电路包括：
第一及第二电流源，
第一及第二转换部，分别将在其中流动的电流转换为电压，
第一晶体管，源极连接在所述第一电流源及所述第一传输线路上，漏极连接在所述第一转换部上，以及
第二晶体管，源极连接在所述第二电流源及所述第二传输线路上，漏极连接在所述第二转换部上；
所述第一晶体管的栅极与漏极分别连接在所述第二晶体管的漏极与栅极上，
所述发送电路，让电流交替地在所述第一及第二传输线路中流动来传输时钟，改变所述第一及第二传输线路中有电流流动的传输线路上的电流的值来传输数据。
6.一种数据传输***，该数据传输***包括电流驱动第一及第二传输线路的发送电路和连接在所述第一及第二传输线路上的接收电路，其特征在于：
所述发送电路，让在所述第一及第二传输线路上流动的电流将数据和时钟一起传输，
所述接收电路具有：
第一及第二电流源，
第一及第二转换部，分别将在其中流动的电流转换为电压，
第一晶体管，源极连接在所述第一电流源及所述第一传输线路上，漏极连接在所述第一转换部上，
第二晶体管，源极连接在所述第二电流源及所述第二传输线路上，漏极连接在所述第二转换部上，
数据再生电路，以及
时钟再生电路，
所述第一晶体管的栅极与漏极分别连接在所述第二晶体管的漏极与栅极上，
所述时钟的频率是所述数据的传输频率的1/2，
所述数据再生电路，根据在所述第一及第二转换部得到的电压再生所述已传输的数据，
所述时钟再生电路，根据在所述第一及第二转换部得到的电压再生所述已传输的时钟。
7.根据权利要求6所述的数据传输***，其特征在于：
所述发送电路具有：在使在所述第一或第二传输线路中流动的电流变化之际加入电流的电路。
8.根据权利要求7所述的数据传输***，其特征在于：
所述加入电流的电路具有电容。
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